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| 講演抄録／キーワード | ||
| 講演名 | 2009-09-17 16:05 Dual-Vthセルの利用による動的リコンフィギャラブルプロセッサのリーク電力削減の評価 ○天野英晴・平井啓一郎・佐野 徹・加東 勝・斎藤貴樹（慶大）  RECONF2009-26 |
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| 抄録 | （和） | 動的リコンフィギャラブルプロセッサにおいて、Dual-Vtを用いて 性能を犠牲にせずに漏れ電流を削減する方法を提案、評価した。 通常のCPUなどに用いられるクリティカルパス削減ポリシーとして {\em Mult}、{\em Sw}、{\em MultSw}、FPGAで用いられる Dualエレメントポリシーを適用した{\em MapHalf}、{\em 1Row}、{\em RandHalf}、 これらを組みあわせた{\em Sw+Half}、{\em Mult+Half}について三つの アプリケーションを用いて評価した。 評価の結果、漏れ電流を主に削減したい場合、 スイッチングエレメントにのみLow-Vtセルを用いる{\em Sw} が電力時間積を20\%から28\%改善可能であることがわかった。 {\em Sw}が性能的に不足ならば、 スイッチングエレメントと下半分のPEにLow-Vtを用いる {\em Sw+Half}を使い、アプリケーションのマッピングを 最適化する方法が良い。この方法は全てのセルに Low-Vtを使った場合に比べて遅延の増大は 5\%-14\% で、28\%の漏れ電流を削減できる。 |
| （英） | One of benefit of coarse-grained dynamically reconfigurable processor arrays (DRPAs) is its low dynamic power consumption by operating a number of processing element (PE) in parallel with low frequency. However, in the future advanced process, the leakage power will occupy a considerable part of the total power consumption, and it may degrade the advantage of DRPAs. In order to reduce the leakage power of DRPA without severe performance degradation, eight design policies ({\em Mult, Sw, MultSw, MapHalf, 1Low, RandHalf, Sw+Half} and {\em SW+Mult}) with Dual-Vt cells are proposed and evaluated based on a prototype DRPA called MuCCRA-3T. Evaluation results show that {\em Sw} in which Low-Vt cells are only used in switching elements of the array achieved the best power-delay product. If performance of Sw is not enough, {\em Sw+Half} in which Low-Vt cells are used in a lower half PEs and all switching elements improve 24\% of the leakage power with 5\%-14\% of extra delay time of the design with all Low-Vt cells. |
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| キーワード | （和） | 動的リコンフィギャラブルプロセッサ / 低電力化 / デュアルVth / / / / / |
| （英） | Dynamically Reconfigurable Processor / Low Power Design / Dual-Vth / / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 198, RECONF2009-26, pp. 43-48, 2009年9月. | |
| 資料番号 | RECONF2009-26 | |
| 発行日 | 2009-09-10 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2009-26 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2009-09-17 - 2009-09-18 |
| 開催地（和） | 宇都宮大学 |
| 開催地（英） | Utsunomiya Univ. |
| テーマ（和） | リコンフィギャラブルシステム，一般 |
| テーマ（英） | Reconfigurable Sysytems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2009-09-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | Dual-Vthセルの利用による動的リコンフィギャラブルプロセッサのリーク電力削減の評価 |
| サブタイトル（和） | |
| タイトル（英） | Leakage Power Reduction of a Dynamically Reconfigurable Processors with Deal Vth cells |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 動的リコンフィギャラブルプロセッサ / Dynamically Reconfigurable Processor |
| キーワード(2)（和/英） | 低電力化 / Low Power Design |
| キーワード(3)（和/英） | デュアルVth / Dual-Vth |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 天野 英晴 / Hideharu Amano / アマノ ヒデハル |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 平井 啓一郎 / Keiichiro Hirai / ヒライ ケイイチロウ |
| 第2著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 佐野 徹 / Toru Sano / サノ トオル |
| 第3著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 加東 勝 / Masaru Kato / カトウ マサル |
| 第4著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 斎藤 貴樹 / Yoshiki Saito / サイトウ ヨシキ |
| 第5著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2009-09-17 16:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2009-26 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.198 |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2009-09-10 (RECONF) |
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