講演抄録/キーワード |
講演名 |
2009-09-24 13:55
2層BGAパッケージにおける配線混雑度低減のための詳細ビア配置手法 ○木下昌紀・富岡洋一(東工大)・高橋篤司(阪大) VLD2009-30 |
抄録 |
(和) |
BGAパッケージはチップとプリント基板の大量の接続を実現できるが,異なる層間の高密度な配線パターンを接続するために多くの障害物を避けた上で適切な位置にビアを配置することが求められるなど,配線設計には多大な時間を要しており,その自動化が望まれている.
本稿では,与えられた概略配線パターンに応じて両層のデザインルールを満たした詳細配線パターンを得るために,動的計画法に基づいた詳細ビア配置手法を提案し,配置されたビアの列数に対してほぼ線形時間で最適な詳細ビア配置が求められることを示す. |
(英) |
A BGA package realizes a lot of connections between a chip and a printed board.
The quality of routing design obtained by manual is high, but it takes much time since it must take a lot of constraints into account. For example, vias must be arranged in appropriate positions so that they connect high-density routings between different layers while avoiding obstacles. Therefore, BGA package routing automation is required in industry. In this paper, we propose a detail via arrangement method that derives detailed routing patterns that satisfy the design rule of both layers from global routing patterns. Our proposed method is based on a dynamic programming. Experiments show that our proposed method obtains an optimum detail via arrangement in almost linear time in terms of the number of rows of vias. |
キーワード |
(和) |
BGAパッケージ / パッケージ配線 / 詳細ビア配置 / / / / / |
(英) |
BGA package / package routing / detail via arrangement / / / / / |
文献情報 |
信学技報, vol. 109, no. 201, VLD2009-30, pp. 7-12, 2009年9月. |
資料番号 |
VLD2009-30 |
発行日 |
2009-09-17 (VLD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
VLD2009-30 |
研究会情報 |
研究会 |
VLD |
開催期間 |
2009-09-24 - 2009-09-25 |
開催地(和) |
大阪大学 情報系総合研究棟 |
開催地(英) |
Osaka University |
テーマ(和) |
物理設計および一般 |
テーマ(英) |
Physical design, etc |
講演論文情報の詳細 |
申込み研究会 |
VLD |
会議コード |
2009-09-VLD |
本文の言語 |
日本語 |
タイトル(和) |
2層BGAパッケージにおける配線混雑度低減のための詳細ビア配置手法 |
サブタイトル(和) |
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タイトル(英) |
A Detail Via Arrangement Method for Reduction of Wire Congestion in 2-Layer Ball Grid Array Packages |
サブタイトル(英) |
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キーワード(1)(和/英) |
BGAパッケージ / BGA package |
キーワード(2)(和/英) |
パッケージ配線 / package routing |
キーワード(3)(和/英) |
詳細ビア配置 / detail via arrangement |
キーワード(4)(和/英) |
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キーワード(5)(和/英) |
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キーワード(6)(和/英) |
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キーワード(7)(和/英) |
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キーワード(8)(和/英) |
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第1著者 氏名(和/英/ヨミ) |
木下 昌紀 / Masaki Kinoshita / キノシタ マサキ |
第1著者 所属(和/英) |
東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Inst. of Tech.) |
第2著者 氏名(和/英/ヨミ) |
富岡 洋一 / Yoichi Tomioka / トミオカ ヨウイチ |
第2著者 所属(和/英) |
東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Inst. of Tech.) |
第3著者 氏名(和/英/ヨミ) |
高橋 篤司 / Atsushi Takahashi / タカハシ アツシ |
第3著者 所属(和/英) |
大阪大学 (略称: 阪大)
Osaka University (略称: Osaka Univ.) |
第4著者 氏名(和/英/ヨミ) |
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第5著者 氏名(和/英/ヨミ) |
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第6著者 氏名(和/英/ヨミ) |
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第14著者 氏名(和/英/ヨミ) |
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第20著者 氏名(和/英/ヨミ) |
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講演者 |
第1著者 |
発表日時 |
2009-09-24 13:55:00 |
発表時間 |
25分 |
申込先研究会 |
VLD |
資料番号 |
VLD2009-30 |
巻番号(vol) |
vol.109 |
号番号(no) |
no.201 |
ページ範囲 |
pp.7-12 |
ページ数 |
6 |
発行日 |
2009-09-17 (VLD) |