講演抄録/キーワード |
講演名 |
2009-10-01 09:35
65nmCMOSテクノロジによる6bit任意デジタル雑音エミュレータの開発 ○藤本大介・松野哲郎(神戸大)・小坂大輔(エイアールテック)・濱西直之・田邉 顕・塩地正純(東芝)・永田 真(神戸大/エイアールテック) ICD2009-34 エレソ技報アーカイブへのリンク:ICD2009-34 |
抄録 |
(和) |
時分割寄生容量列(time-series charging of divided parasitic capacitance:TSDPC) モデルに基づいたCMOS
デジタル回路の電源雑音発生をエミュレートする任意雑音発生回路(arbitrary noise generator:ANG) を提案する.プ
ロトタイプは128 ワードのSRAM によって容量値を任意設定可能な32 セル×32 セルの6 ビットTSDPC セルアレイ
で,65nm 1.2V CMOS テクノロジを用いて実装しサイズは2×2 mm2 である.本回路を用いて,レジスタ列や演算装
置などのロジックコアのデジタル雑音のエミュレーションを行い,電源,グラウンド,基板での雑音波形をオンチッ
プモニタによって取得した. |
(英) |
An arbitrary noise generator (ANG) is based on time-series charging of divided parasitic capacitance
(TSDPC) and emulates power supply noise generation in a CMOS digital circuit. A prototype ANG incorporates
an array of 32 × 32 6-bit TSDPC cells along with a 128-word vector memory and occupies 2 × 2 mm2 in a 65 nm
1.2 V CMOS technology. Digital noise emulation of functional logic cores such as register arrays and processing
elements is demonstrated with chip-level waveform monitoring at power supply, ground, as well as substrate nodes. |
キーワード |
(和) |
TSDPCモデル / 電源雑音 / / / / / / |
(英) |
TSDPC model / Power supply noise / / / / / / |
文献情報 |
信学技報, vol. 109, no. 214, ICD2009-34, pp. 7-10, 2009年10月. |
資料番号 |
ICD2009-34 |
発行日 |
2009-09-24 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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