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| 講演抄録／キーワード | ||
| 講演名 | 2009-10-20 13:00 パイプライン動作を考慮した単一磁束量子回路のための論理設計検証手法 ○佐藤元紀・田中雅光・高木一義・高木直史（名大）  SCE2009-17 |
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| 抄録 | （和） | 本稿ではSFQ回路におけるパイプライン動作の検証手法を提案する。SFQ論理回路は各ゲートにクロックを供給することにより、論理ゲート1段毎に同期して動作する。すなわち、SFQ論理回路は論理ゲート1段毎のパイプライン構造をとる。よって、SFQ回路はパイプラインのタイミング制約を満たしながら、要求される機能を実装するように設計される必要がある。提案する検証手法は二つのフェーズで構成される。はじめに、回路のパイプラインのタイミングが正しいかどうかを検証する。回路の入力側から出力側へ、各段毎の各ゲート間で1クロックサイクルの間にデータパルスが到達するかどうかを調べる。次に、回路が実現する論理が全体として仕様を満たすかどうかを検証する。設計された回路から時刻付き論理式を抽出し、仕様として与えられる時刻付き論理式との等価性を判定する。提案手法をシストリック乗算器の1ビットセルに適用し、その有効性を確認した。 |
| （英） | We propose a verification method of pipeline processing behavior of SFQ circuits. SFQ logic circuits work synchronously at each level of logic gates by feeding the clock signal to each gate. In other words, SFQ logic circuits take pipelined structure at each level of logic gates. Therefore, SFQ circuits must be designed to implement the required functionality, while satisfying the pipeline timing requirements. The verification method proposed in this paper consists of two phases. First, we verify whether the pipeline timing of the circuits is correct. We check whether the data pulse arrives in one clock cycle at each gate in each level from the primary inputs to the primary outputs of the circuit. Next, we verify whether the logic sequence of the circuits as a whole satisfies the specification. We extract sequential logical expression from the designed circuit, and check equivalence of it and sequential logical expression given as a specification. We have applied the proposed method to the 1-bit cell of a systolic multiplier and confirmed that our method is effective. | |
| キーワード | （和） | 超電導デバイス / 単一磁束量子回路 / タイミング解析 / パイプライン動作 / / / / |
| （英） | Superconductive Device / Single Flux Quantum logic circuit / timing analysis / pipeline processing behavior / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 236, SCE2009-17, pp. 1-6, 2009年10月. | |
| 資料番号 | SCE2009-17 | |
| 発行日 | 2009-10-13 (SCE) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SCE2009-17 |
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| 研究会情報 | |
| 研究会 | SCE |
| 開催期間 | 2009-10-20 - 2009-10-20 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | デジタル, 一般 |
| テーマ（英） | Digital, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | SCE |
| 会議コード | 2009-10-SCE |
| 本文の言語 | 日本語 |
| タイトル（和） | パイプライン動作を考慮した単一磁束量子回路のための論理設計検証手法 |
| サブタイトル（和） | |
| タイトル（英） | A Logic Design Verification Method for SFQ Circuits Considering Pipeline Processing Behavior |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 超電導デバイス / Superconductive Device |
| キーワード(2)（和/英） | 単一磁束量子回路 / Single Flux Quantum logic circuit |
| キーワード(3)（和/英） | タイミング解析 / timing analysis |
| キーワード(4)（和/英） | パイプライン動作 / pipeline processing behavior |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 佐藤 元紀 / Motoki Sato / サトウ モトキ |
| 第1著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ) |
| 第2著者 氏名（和/英/ヨミ） | 田中 雅光 / Masamitsu Tanaka / タナカ マサミツ |
| 第2著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ) |
| 第3著者 氏名（和/英/ヨミ） | 高木 一義 / Kazuyoshi Takagi / タカギ カズヨシ |
| 第3著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ) |
| 第4著者 氏名（和/英/ヨミ） | 高木 直史 / Naofumi Takagi / タカギ ナオフミ |
| 第4著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2009-10-20 13:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | SCE |
| 資料番号 | SCE2009-17 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.236 |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2009-10-13 (SCE) |
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