| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2009-12-02 16:00 2階層キャッシュメモリにおけるシミュレーションベースのバス幅最適化手法 ○渡辺信太・戸川 望・柳澤政生・大附辰夫（早大）  VLD2009-48 DC2009-35 |
|
| 抄録 | （和） | 本稿では組み込みアプリケーションを対象とし，2階層キャッシュメモリにおけるバス幅とキャッシュ構成のシミュレーションベースの最適化手法を提案する．まず，キャッシュのヒット/ミス判定とバス幅の最適化を独立して考えることができることを示す．キャッシュのヒット/ミス判定はCRCB手法を適用することで効率的に探索する．バス幅の最適化はキャッシュとバスの持つ性質を利用することで効率的な探索を可能とする．本手法の評価として，総メモリアクセス時間最小または総消費エネルギー最小となるようなキャッシュ・バス構成を探索するシステムを構築し，単純な全探索と比較して最大で835.91倍高速化した． |
| （英） | In this paper, we propose a simulation-based bus width and cache configuration optimization approach for two-level caches. First, we show that we can consider the cache hit/miss judgement and the bus width optimization independently. Second，the cache hit/mis judgments can be done effectively by applying our CRCB techniques. Then we show several properties for cache and bus width and propose an effective bus width optimization approach based on them. We have developed a system that optimizes cache and bus configuration where total memory access time or total energy consumption is minimized. Our proposed approach totally runs a maximum of 835.91 faster compared to the simple exhaustive approach. | |
| キーワード | （和） | キャッシュメモリ / バス幅 / キャッシュシミュレーション / キャッシュ最適化 / バス幅最適化 / / / |
| （英） | cache memory / bus width / cache simulation / cache optimization / bus width optimization / / / | |
| 文献情報 | 信学技報, vol. 109, no. 315, VLD2009-48, pp. 43-48, 2009年12月. | |
| 資料番号 | VLD2009-48 | |
| 発行日 | 2009-11-25 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-48 DC2009-35 |
|
| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2009-12-02 - 2009-12-04 |
| 開催地（和） | 高知市文化プラザ |
| 開催地（英） | Kochi City Culture-Plaza |
| テーマ（和） | デザインガイア2009 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2009 ―New Field of VLSI Design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 2階層キャッシュメモリにおけるシミュレーションベースのバス幅最適化手法 |
| サブタイトル（和） | |
| タイトル（英） | Simulation-Based Bus Width Optimization for Two-Level Cache |
| サブタイトル（英） | |
| キーワード(1)（和/英） | キャッシュメモリ / cache memory |
| キーワード(2)（和/英） | バス幅 / bus width |
| キーワード(3)（和/英） | キャッシュシミュレーション / cache simulation |
| キーワード(4)（和/英） | キャッシュ最適化 / cache optimization |
| キーワード(5)（和/英） | バス幅最適化 / bus width optimization |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 渡辺 信太 / Shinta Watanabe / ワタナベ シンタ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 大附 辰夫 / Tatsuo Ohtsuki / オオツキ タツオ |
| 第4著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2009-12-02 16:00:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2009-48, DC2009-35 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.315(VLD), no.316(DC) |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2009-11-25 (VLD, DC) |
[研究会発表申込システムのトップページに戻る]