| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2010-01-26 09:50 ソフトウェア並列化を考慮したハードウェア/ソフトウェア分割手法の評価 ○松永惇弥・村岡道明（高知大）・荒木 大（インターデザイン・テクノロジー）  VLD2009-71 CPSY2009-53 RECONF2009-56 |
|
| 抄録 | （和） | システムレベル設計において、ハードウェア/ソフトウェアの最適な分割を行うために、本研究ではC記述をベースとしてソフトウェアの実行サイクル数を考慮したハードウェア/ソフトウェア分割およびソフトウェアの並列化を効率的に行う手法を提案した。本手法を、暗号化アルゴリズムAESに適用した結果、ソフトウェアの並列化を行うことによりボトルネック部分の実行サイクル数を約3割削減することができた。さらに、ハードウェア化を行い、その箇所の実行サイクル数を95%削減する見通しを得た。 |
| （英） | In this research , we proposed an effective hardware/software partitioning methodology based on C description with consideration of the execution cycle count of the software and the software parallelization method for the optimal hardware/software partitioning in system level design. After this method was applied to the encryption algorithm AES, the software parallelization method reduces the execution cycle count of the bottleneck part by almost 30 percent. In addition, we expected that the bottleneck part of AES algorithm can be implemented in hardware and reduced almost 95 percent of execution cycle. | |
| キーワード | （和） | ハードウェア/ソフトウェア協調設計 / 協調シミュレーション / ハードウェア/ソフトウェア分割 / ESL / / / / |
| （英） | Hardware/Software co-design / Co-simulation / Hardware/Software partitioning / ESL / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 393, VLD2009-71, pp. 13-18, 2010年1月. | |
| 資料番号 | VLD2009-71 | |
| 発行日 | 2010-01-19 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-71 CPSY2009-53 RECONF2009-56 |
|
| 研究会情報 | |
| 研究会 | IPSJ-SLDM VLD CPSY RECONF |
| 開催期間 | 2010-01-26 - 2010-01-27 |
| 開催地（和） | 慶應義塾大学日吉キャンパス |
| 開催地（英） | Keio Univ (Hiyoshi Campus) |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-01-SLDM-VLD-CPSY-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | ソフトウェア並列化を考慮したハードウェア/ソフトウェア分割手法の評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Hardware/Software Partitioning Method with Consideration of Software Parallelization |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ハードウェア/ソフトウェア協調設計 / Hardware/Software co-design |
| キーワード(2)（和/英） | 協調シミュレーション / Co-simulation |
| キーワード(3)（和/英） | ハードウェア/ソフトウェア分割 / Hardware/Software partitioning |
| キーワード(4)（和/英） | ESL / ESL |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 松永 惇弥 / Junya Matsunaga / マツナガ ジュンヤ |
| 第1著者 所属（和/英） | 高知大学 (略称： 高知大) Kochi University (略称： Kochi Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 村岡 道明 / Michiaki Muraoka / ムラオカ ミチアキ |
| 第2著者 所属（和/英） | 高知大学 (略称： 高知大) Kochi University (略称： Kochi Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 荒木 大 / Dai Araki / アラキ ダイ |
| 第3著者 所属（和/英） | 株式会社インターデザイン・テクノロジー (略称： インターデザイン・テクノロジー) InterDesign Technologies, Inc. (略称： InterDesign Technologies, Inc.) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-01-26 09:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2009-71, CPSY2009-53, RECONF2009-56 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.393(VLD), no.394(CPSY), no.395(RECONF) |
| ページ範囲 | pp.13-18 |
| ページ数 | 6 |
| 発行日 | 2010-01-19 (VLD, CPSY, RECONF) |
[研究会発表申込システムのトップページに戻る]