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| 講演抄録／キーワード | ||
| 講演名 | 2010-01-27 12:40 効率良い正規表現照合のための並列ビット分配にもとづいたハードウェア指向アルゴリズム ○金田悠作・吉澤真吾・湊 真一・有村博紀・宮永喜一（北大）  VLD2009-90 CPSY2009-72 RECONF2009-75 |
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| 抄録 | （和） | 本稿では，重要なデータストリーム処理問題の一つである正規表現パターン照合に対して，ビット並列型パターン照合手法に基づいた高速なハードウェア指向アルゴリズムを提案する．並列ビット分配と呼ぶ新しいビット並列手法を用いて，文字と，連接，和，Kleeneプラスから構成される非消去的正規表現のクラスに対して，$O(md\log b + m|\Sigma|)$前処理時間と$O(md\log b/w + m|\Sigma|/w)$領域を用いて，$O(mdn\log b/w)$実行時間の効率的な正規表現照合アルゴリズムを与える．これは$d, b, |\Sigma|$が定数の場合に，$O(mn/w)$実行時間と$O(m/w)$領域の高速なアルゴリズムを与える．ここで，$n$は入力長を表し，$m$と，$d$，$b$は，それぞれ，パターンの長さと，深さ，最大戻り幅を，$w$は計算機のワード長，$|\Sigma|$はアルファベットの要素数を表す．さらに，このアルゴリズムを用いて，回路の再構成を伴わずにパターンの変更を可能なハードウェア実装のアーキテクチャを示す． |
| （英） | In this paper, we study the regular expression matching problem for fast data stream processing. We present an efficient algorithm for based on new bit-parallel methods, called parallel scatter and gather exploiting bit-parallelism in a computer word. Finally, we show an architecture for a hardware implementation of our algorithm. The architecture can change its regular expression patterns on-the-fly without expensive reconfiguration. | |
| キーワード | （和） | ビット並列アルゴリズム / 正規表現 / パターン照合 / ハードウェアアルゴリズム / / / / |
| （英） | Bit-Parallel algorithm / Regular expression / Pattern matching / Hardware algorithm / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 395, RECONF2009-75, pp. 131-136, 2010年1月. | |
| 資料番号 | RECONF2009-75 | |
| 発行日 | 2010-01-19 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-90 CPSY2009-72 RECONF2009-75 |
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| 研究会情報 | |
| 研究会 | IPSJ-SLDM VLD CPSY RECONF |
| 開催期間 | 2010-01-26 - 2010-01-27 |
| 開催地（和） | 慶應義塾大学日吉キャンパス |
| 開催地（英） | Keio Univ (Hiyoshi Campus) |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2010-01-SLDM-VLD-CPSY-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | 効率良い正規表現照合のための並列ビット分配にもとづいたハードウェア指向アルゴリズム |
| サブタイトル（和） | |
| タイトル（英） | An efficient hardware-oriented algorithm for regular expression matching based on parallel bit-distribution |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ビット並列アルゴリズム / Bit-Parallel algorithm |
| キーワード(2)（和/英） | 正規表現 / Regular expression |
| キーワード(3)（和/英） | パターン照合 / Pattern matching |
| キーワード(4)（和/英） | ハードウェアアルゴリズム / Hardware algorithm |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 金田 悠作 / Yusaku Kaneta / カネタ ユウサク |
| 第1著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 吉澤 真吾 / Shingo Yoshizawa / ヨシザワ シンゴ |
| 第2著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 湊 真一 / Shin-ichi Minato / ミナト シンイチ |
| 第3著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 有村 博紀 / Hiroki Arimura / アリムラ ヒロキ |
| 第4著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 宮永 喜一 / Yoshikazu Miyanaga / ミヤナガ ヨシカズ |
| 第5著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-01-27 12:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2009-90, CPSY2009-72, RECONF2009-75 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.393(VLD), no.394(CPSY), no.395(RECONF) |
| ページ範囲 | pp.131-136 |
| ページ数 | 6 |
| 発行日 | 2010-01-19 (VLD, CPSY, RECONF) |
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