講演抄録/キーワード |
講演名 |
2010-01-27 14:30
部分再構成によるソフトコアプロセッサの故障回復手法 ○一ノ宮佳裕・田上士郎・尼崎太樹・久我守弘・末吉敏則(熊本大) VLD2009-94 CPSY2009-76 RECONF2009-79 |
抄録 |
(和) |
SRAM型FPGA(Field Programmable Gate Array)は,再構成可能という特徴をもつ反面,ソフトエラーの影響により誤動作を引き起こすおそれがある.本論文では,TMR(Triple Modular Redundancy)と部分再構成を用いたソフトコアプロセッサの故障緩和・回復手法を検討した.特に,順序回路の部分再構成では内部状態が初期化されるため,冗長回路と内部状態を一致させることを目的として内部状態同期手法の提案を行った.また,ローカルメモリの高信頼化として,ECC(Error Correcting Code)の実装を行った.その結果,ベースシステムと比較して4.315 倍の回路規模となったが,6$\mu$s で故障状態からの復旧を可能とした. |
(英) |
This paper presents a technique for ensuring reliable softcore processor implemented on SRAM-based Field Programmable Gate Arrays (FPGAs). Although FPGA is easy to be attacked by Single Event Upsets (SEUs), it can clear these errors due to its reconfigurability. The circuit failure induced by SEU is able to mitigate and recover using Triple Modular Redundancy and Partial Reconfiguration. However, the reliability of the sequential circuit, such as processor, is not ensured only by these techniques, because the reconfiguration resets the states.We propose the synchronization technique after partial reconfiguration using a interrupt process. Additionally, we implement the Error Correcting Code to local memory to keep its reliability. Proposed system accomplish synchronization process only 6 $\mu s$ time overhead. |
キーワード |
(和) |
三重冗長化 / 部分再構成 / 同期処理 / SEU / 高信頼化 / ECC / / |
(英) |
TMR / Partial Reconfiguration / synchronization process / SEU / reliability / ECC / / |
文献情報 |
信学技報, vol. 109, no. 395, RECONF2009-79, pp. 155-160, 2010年1月. |
資料番号 |
RECONF2009-79 |
発行日 |
2010-01-19 (VLD, CPSY, RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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VLD2009-94 CPSY2009-76 RECONF2009-79 |
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