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| 講演抄録／キーワード | ||
| 講演名 | 2010-02-15 11:25 演算器順序深度削減指向テスト容易化バインディング法 ○長 孝昭・細川利典（日大）  DC2009-70 |
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| 抄録 | （和） | 近年特定の応用分野において，動作記述を用いて回路設計が行われている．動作記述からレジスタ転送レベル回路を設計するさい，動作合成が用いられる．生成される回路はコントローラ部とデータパス部から構成されている．動作合成を用いたテスト容易化設計として，生成されるデータパス部の順序深度を削減することで，テスト容易性を向上させるバインディング手法が提案されている．しかしながら，順序深度は任意の入力レジスタと外部出力のペア間の最小レジスタ段数であるので，そのペア間にはその順序深度以上のレジスタ段数が存在する可能性があり，テスト容易性の向上の妨げになる．本論文では，演算器の入出力ごとのレジスタの段数（演算器順序深度）の削減に着目したテスト容易化バインディング法を提案する．また，さらに演算器順序深度を削減するためにダミー演算操作をスケジューリングする方法を提案する．実験結果では，提案手法データパス部のテスト生成時間，故障検出率について有効であることを示す． |
| （英） | Behavioral descriptions are recently used for circuit designs on application specific fields. Behavioral synthesis is used to transform from behavioral descriptions to register transfer level circuits. Circuits generated by behavioral synthesis consist of data paths and controllers. Binding methods for testability were proposed to reduce sequential depths for data paths. A sequential depth is defined as the minimum number of registers between an input register and a primary output. Because there may exist paths which have the number of registers more than the sequential depth between an input register and a primary output, the paths may hinder to improve testability. In this paper, we propose a binding method for testability to reduce resource sequential depths. A resource sequential depth is defined as the minimum numbers of registers between each input of the resource and any primary inputs, and the minimum numbers of registers between each output of the resource and any primary outputs. We also propose a dummy operation scheduling method to reduce sequential depths furthermore. Experimental results show that the proposed method is effective for test generation time and fault coverage compared with the conventional method. | |
| キーワード | （和） | 動作合成 / テスト容易化設計 / 順序深度 / 演算器順序深度 / ダミー演算操作 / / / |
| （英） | behavioral synthesis / design for testability / sequential depth / resource sequential depth / dummy operation / / / | |
| 文献情報 | 信学技報, vol. 109, no. 416, DC2009-70, pp. 31-38, 2010年2月. | |
| 資料番号 | DC2009-70 | |
| 発行日 | 2010-02-08 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2009-70 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2010-02-15 - 2010-02-15 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2010-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 演算器順序深度削減指向テスト容易化バインディング法 |
| サブタイトル（和） | |
| タイトル（英） | A binding method for testability based on resources sequential depth reduction |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 動作合成 / behavioral synthesis |
| キーワード(2)（和/英） | テスト容易化設計 / design for testability |
| キーワード(3)（和/英） | 順序深度 / sequential depth |
| キーワード(4)（和/英） | 演算器順序深度 / resource sequential depth |
| キーワード(5)（和/英） | ダミー演算操作 / dummy operation |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 長 孝昭 / Takaaki Cho / チョウ タカアキ |
| 第1著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ |
| 第2著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-02-15 11:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2009-70 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.416 |
| ページ範囲 | pp.31-38 |
| ページ数 | 8 |
| 発行日 | 2010-02-08 (DC) |
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