講演抄録/キーワード |
講演名 |
2010-03-05 15:50
分周数分解能0.5を実現する並列型デュアルモジュラスプリスケーラを搭載したPLLシンセサイザ ○中溝英之・田島賢一・林 亮司(三菱電機)・魚住俊弥(ルネサステクノロジ) MW2009-209 エレソ技報アーカイブへのリンク:MW2009-209 |
抄録 |
(和) |
フラクショナルN-PLLシンセサイザにおいて,可変分周回路の分周数分解能を従来の1から0.5とすることでフラクショナル分周動作に起因する雑音を6dB低減できる.
ここでは,回路構成及び制御方法が簡易なパルススワロー型可変分周回路により分周数分解能0.5を実現するPLLシンセサイザについて報告する.
分周数分解能0.5を得るために,分周数PとP+0.5に切り替えられる並列型デュアルモジュラスプリスケーラ(DMP)を考案した.
並列型DMPを実装した5GHz帯で動作するPLLシンセサイザを0.13μm CMOSプロセスを用いて試作し,本回路の有用性を示した. |
(英) |
By reducing the step size of the programmable frequency divider in Fractional-N PLL from 1 to 0.5, the phase noise contributed by the fractional division is reduced by 6dB.
This paper shows a PLL synthesizer composed of a pulse swallow programmable divider with the division step size is 0.5.
To realize the division step size of 0.5, we propose a parallel dual modulus prescaler architecture with a division factor P or P+0.5.
The PLL synthesizer with the proposed parallel dual modulus prescaler is implemented in a 0.13-μm CMOS process and confirmed the characteristics at 5GHz. |
キーワード |
(和) |
PLL / フラクショナル-N / 分周回路 / デュアルモジュラスプリスケーラ / 位相雑音 / / / |
(英) |
Phase Lock loop / Fractional-N / Divider / Dual Modulus Prescaler / Phase Noise / / / |
文献情報 |
信学技報, vol. 109, no. 431, MW2009-209, pp. 175-178, 2010年3月. |
資料番号 |
MW2009-209 |
発行日 |
2010-02-25 (MW) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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