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| 講演抄録／キーワード | ||
| 講演名 | 2010-03-10 15:25 基板バイポーラ効果によるSEUとMCUの発生機構の検討 ○濱中 力（京都工繊大）・古田 潤・牧野紘明（京大）・小林和淑（京都工繊大）・小野寺秀俊（京大/JST）  VLD2009-103 |
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| 抄録 | （和） | 集積化が進むにつれ素子固有のエラー耐性は低下し，1bit が反転するSEU(Single Event Upset)，複数の ビットが同時に反転するMCU(Multi-Cell upset) が問題となっている。MCU は，中性子，α線などにより発生した 電荷が複数のノードに分配されて起こるとされているが，近年，Well もしくは基板をベースとした寄生バイポーラト ランジスタ効果もMCU の発生要因として挙げられている。本稿では，実測結果から得られた値を元にモデル化した 基板バイポーラトランジスタと基板抵抗をSPICE シミュレーションに組み込み，SEU とMCU がどのような機構で 発生するかについての検討を行なう。インバータをクロスカップルさせた構造のSRAM 型ラッチ，D-FF で用いられ ている3 ステートインバータによるラッチの2 種類について検討を行なったところ，SEU は基板タップからの距離の 影響をほとんど受けず，MCU は基板タップからの位置が遠いラッチ程起きやすいことが分かった。 |
| （英） | Tolerance for soft-error decreases as integration advances. SEU(Single Event Upset), flipping one bit and MCU(Multi-Cell Upset), flipping two or more bits at the same time, becomes a problem. It is assumed that MCU is caused by the charge distribution generated by the neutron or alpha particles, etc. Recently, it is said that the effect of a parasitic bipolar transistor whose base is the well or the substrate is a dominant factor on MCU. In this paper, the substrate bipolar transistor and the substrate resistance modeled from the measurement results are embedded into SPICE simulation, and it examines how to generate SEU and MCU. We examined SRAM type latches composed of cross-coupled inverters and ordinal latches by three-state inverters in D-FF. SEU rate is almost constant regardless of the distance from the substrate tap, while the further from substrate tap, the easier MCU occurs. |
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| キーワード | （和） | ソフトエラー / SEU(Single Event Upset) / MCU(Multi-Cell Upset) / 基板バイポーラトランジスタ / LSI / CMOS / / |
| （英） | Soft Error / SEU(Single Event Upset) / MCU(Multi-Cell Upset) / Substrate Bipolar Transistor / LSI / CMOS / / | |
| 文献情報 | 信学技報, vol. 109, no. 462, VLD2009-103, pp. 25-30, 2010年3月. | |
| 資料番号 | VLD2009-103 | |
| 発行日 | 2010-03-03 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-103 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2010-03-10 - 2010-03-12 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 基板バイポーラ効果によるSEUとMCUの発生機構の検討 |
| サブタイトル（和） | |
| タイトル（英） | Generation Mechanism of SEU and MCU Caused by Parasitic Lateral Bipolar Transitstors |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ソフトエラー / Soft Error |
| キーワード(2)（和/英） | SEU(Single Event Upset) / SEU(Single Event Upset) |
| キーワード(3)（和/英） | MCU(Multi-Cell Upset) / MCU(Multi-Cell Upset) |
| キーワード(4)（和/英） | 基板バイポーラトランジスタ / Substrate Bipolar Transistor |
| キーワード(5)（和/英） | LSI / LSI |
| キーワード(6)（和/英） | CMOS / CMOS |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 濱中 力 / Chikara Hamanaka / ハマナカ チカラ |
| 第1著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： Kyoto Institute of Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 古田 潤 / Jun Furuta / フルタ ジュン |
| 第2著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 牧野 紘明 / Hiroaki Makino / マキノ ヒロアキ |
| 第3著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 小林 和淑 / Kazutoshi Kobayashi / コバヤシ カズトシ |
| 第4著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： Kyoto Institute of Tech.) |
| 第5著者 氏名（和/英/ヨミ） | 小野寺 秀俊 / Hidetoshi Onodera / オノデラ ヒデトシ |
| 第5著者 所属（和/英） | 京都大学/JST, CREST (略称： 京大/JST) Kyoto University/JST, CREST (略称： Kyoto Univ./JST, CREST) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-03-10 15:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2009-103 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.462 |
| ページ範囲 | pp.25-30 |
| ページ数 | 6 |
| 発行日 | 2010-03-03 (VLD) |
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