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| 講演抄録／キーワード | ||
| 講演名 | 2010-03-11 10:25 ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討 ○堀 遼平・國生雄一・西本智広・山田翔太・吉田直之・松本直樹・藤野 毅（立命館大）・吉川雅弥（名城大）  VLD2009-108 |
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| 抄録 | （和） | マスクコスト等を含む初期開発費の増大しているシステムLSIの低コスト化のために，数層のマスクで論理をカスタマイズできるストラクチャードASICが検討されている．我々はビア２層で論理を変更できるビアプログラマブルデバイスVPEXを開発してきた．VPEXは，基本論理ゲート（LE）として複合ゲート型EXOR論理ゲートとインバータを用いており，すべての２入力論理に加えて，AOIやMUXなどの3入力論理を実現でき，LE２個でDFFを形成できることが特徴である．LUTやSOPを用いた他の２入力LEと比較すると，VPEXは面積・遅延は同等以下で，消費電力は1/2以下と，低消費電力性で優位であることを示してきた．本論文では，より一般的な２～４入力LUTを比較対象として，ベンチマーク回路の論理合成結果から，面積・速度を比較・検討した結果を報告する． |
| （英） | The structured ASIC on which the logic can be customized with a few mask layers, have been studied in order to reduce initial development cost including mask cost. We have been developed via-programmable logic device named VPEX, which can be programmed by 2 via layers. The logic element (LE) of VPEX consists of complex-gate type EXOR gate and NOT gate. In addition to all 2-input logic functions, some 3-input logic functions such as AOI and multiplexer can be programmed by a single LE. The DFF can be configured by two LEs in the VPEX. Compared with other LEs such as 2-input LUT or SOP, the area and the delay of VPEX LE is as small as that of other LE, It is noted that the power consumption of VPEX is less than half of other 2-input LEs. In this paper, we report the logic-synthesized results of several benchmark circuits, in order to evaluate the area and the speed performance of VPEX |
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| キーワード | （和） | ビアプログラマブルロジック / 電子ビーム描画 / Exclusive-OR / ストラクチャードASIC / / / / |
| （英） | Via-programmable logic / EB direct writing / Exclusive-OR / structured ASIC / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 462, VLD2009-108, pp. 55-60, 2010年3月. | |
| 資料番号 | VLD2009-108 | |
| 発行日 | 2010-03-03 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-108 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2010-03-10 - 2010-03-12 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討 |
| サブタイトル（和） | |
| タイトル（英） | Examination of the best basic logic gate architecture for Via programmable logic device |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ビアプログラマブルロジック / Via-programmable logic |
| キーワード(2)（和/英） | 電子ビーム描画 / EB direct writing |
| キーワード(3)（和/英） | Exclusive-OR / Exclusive-OR |
| キーワード(4)（和/英） | ストラクチャードASIC / structured ASIC |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 堀 遼平 / Ryohei Hori / ホリ リョウヘイ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 國生 雄一 / Yuuichi Kokushou / コクショウ ユウイチ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 西本 智広 / Tomohiro Nishimoto / ニチモト トモヒロ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 山田 翔太 / Shouta Yamada / ヤマダ ショウタ |
| 第4著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 吉田 直之 / Naoyuki Yoshida / ヨシダ ナオユキ |
| 第5著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ.) |
| 第6著者 氏名（和/英/ヨミ） | 松本 直樹 / Naoki Matsumoto / マツモト ナオキ |
| 第6著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ.) |
| 第7著者 氏名（和/英/ヨミ） | 藤野 毅 / Takeshi Fujino / フジノ タケシ |
| 第7著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ.) |
| 第8著者 氏名（和/英/ヨミ） | 吉川 雅弥 / Masaya Yoshikawa / ヨシカワ マサヤ |
| 第8著者 所属（和/英） | 名城大学 (略称： 名城大) Meijo University (略称： Meijo Univ.) |
| 第9著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-03-11 10:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2009-108 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.462 |
| ページ範囲 | pp.55-60 |
| ページ数 | 6 |
| 発行日 | 2010-03-03 (VLD) |
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