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| 講演抄録／キーワード | ||
| 講演名 | 2010-03-28 11:15 演算器アレイ型プロセッサのための命令スケジューラの設計と評価 ○吉村和浩・上利宗久・中田 尚・中島康彦（奈良先端大）  CPSY2009-94 DC2009-91 |
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| 抄録 | （和） | 我々は，画像処理などのさまざまなワークロードの電力効率を改善し，汎用VLIW 命令列を実行できるプログラマビリティを備える線形アレイ型プロセッサを提案している．本稿では，演算器アレイに動的にVLIW 命令列を割り当てることで，演算器ネットワークを効率的に設定するLAPP 向け命令スケジューラを提案する．提案スケジューラは演算器の一斉動作前に行うデータ・プリフェッチ時間を利用し，複数サイクルを使って、レジスタリネーミングおよび演算器間のネットワーク設定を行う．HDL 記述での設計より，単純連結モデルと比較して，提案スケジューラの回路規模は43% となり，遅延時間は70% であることが明らかになった．また，提案スケジューラは演算器アレイ型プロセッサの面積オーバヘッドおよびクリティカルパスにならないことがわかった． |
| （英） | Recently, we have proposed Linear Array Pipeline Processor (LAPP) that improves energy efficiency for various workloads like image processing and maintains programmability by working on VLIW codes. In this paper, we proposed an instruction scheduler for LAPP to fully exploit the array execution functional units (FUs) and bypass networks by mapping the VLIW codes into the FUs dynamically. The dynamic scheduling can be finished within multi-cycles during a data prefetching before the FUs work concurrently. According to its design with HDL, the proposed scheduler has become the circuit area to 43% and the delay to 70% compared to a straightforward model. The scheduling also does not have any critical path in an FU array processor with the small footprint. | |
| キーワード | （和） | 命令スケジューリング / 演算器アレイ / リコンフィギャラブルアーキテクチャ / / / / / |
| （英） | instruction scheduling / array execution units / reconfigurable architecture / / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 474, CPSY2009-94, pp. 511-516, 2010年3月. | |
| 資料番号 | CPSY2009-94 | |
| 発行日 | 2010-03-19 (CPSY, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2009-94 DC2009-91 |
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| 研究会情報 | |
| 研究会 | CPSY DC IPSJ-SLDM IPSJ-EMB IPSJ-UBI IPSJ-MBL |
| 開催期間 | 2010-03-26 - 2010-03-28 |
| 開催地（和） | 八丈シーパークリゾート |
| 開催地（英） | |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2010 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2010-03-CPSY-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 演算器アレイ型プロセッサのための命令スケジューラの設計と評価 |
| サブタイトル（和） | |
| タイトル（英） | Design and Evaluation of An Instruction Scheduler for FU Array Processor |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 命令スケジューリング / instruction scheduling |
| キーワード(2)（和/英） | 演算器アレイ / array execution units |
| キーワード(3)（和/英） | リコンフィギャラブルアーキテクチャ / reconfigurable architecture |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 吉村 和浩 / Kazuhiro Yoshimura / ヨシムラ カズヒロ |
| 第1著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第2著者 氏名（和/英/ヨミ） | 上利 宗久 / Munehisa Agari / アガリ ムネヒサ |
| 第2著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第3著者 氏名（和/英/ヨミ） | 中田 尚 / Takashi Nakada / ナカダ タカシ |
| 第3著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第4著者 氏名（和/英/ヨミ） | 中島 康彦 / Yasuhiko Nakashima / ナカシマ ヤスヒコ |
| 第4著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-03-28 11:15:00 |
| 発表時間 | 20分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2009-94, DC2009-91 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.474(CPSY), no.475(DC) |
| ページ範囲 | pp.511-516 |
| ページ数 | 6 |
| 発行日 | 2010-03-19 (CPSY, DC) |
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