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| 講演抄録／キーワード | ||
| 講演名 | 2010-05-14 13:15 An Efficient Implementation of Exhaustive Verification of the Collatz Conjecture using DSP48E blocks of Xilinx Virtex-5 FPGAs ○Yasuaki Ito・Koji Nakano（Hiroshima Univ.）  RECONF2010-15 |
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| 抄録 | （和） | 任意の正の数に対して，偶数のときその数を$2$で割り，奇数のとき$3$倍して$1$を加えるという操作を考える．コラッツ予想は，すべての正の数$n$に対して上記の操作を繰り返すと最終的に$1$になるという予想である．本論文では，乗算器と加算器を一つずつ持つXilinx Virtex-5 FPGAのDSP48Eブロックを用いたコラッツ予想の検証の効率的実装を紹介する．我々はVertex-5シリーズのFPGA XC5VSX50T-1 を用いて検証プロセッサを実装し，評価をおこなった．その結果として，本手法は，1秒間に$3.88 \times 10^8$個の64ビットの数が検証可能であることを確認した． |
| （英） | Consider the following operation on an arbitrary positive number: if the number is even, divide it by two, and if the number is odd, triple it and add one. The Collatz conjecture asserts that, starting from any positive number $m$, repeated iteration of the operations eventually produces the value $1$. The main contribution of this paper is to present an efficient implementation of a coprocessor that performs the exhaustive search to verify the Collatz conjecture using a DSP48E Xilinx Virtex-5 blocks, each of which contains one multiplier and one adder. The experimental results show that, our coprocessor can verify $3.88\times 10^8$ 64-bit numbers per second. | |
| キーワード | （和） | ハードウェアアルゴリズム / コラッツ予想 / FPGA実装 / DSPブロック / ブロックRAM / / / |
| （英） | Hardware Algorithm / Collatz conjecture / FPGA Implementation / DSP blocks / Block RAMs / / / | |
| 文献情報 | 信学技報, vol. 110, no. 32, RECONF2010-15, pp. 81-86, 2010年5月. | |
| 資料番号 | RECONF2010-15 | |
| 発行日 | 2010-05-06 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2010-15 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2010-05-13 - 2010-05-14 |
| 開催地（和） | 長崎温泉 やすらぎ伊王島 (長崎市伊王島町) |
| 開催地（英） | |
| テーマ（和） | リコンフィギャラブルシステム，一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2010-05-RECONF |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | An Efficient Implementation of Exhaustive Verification of the Collatz Conjecture using DSP48E blocks of Xilinx Virtex-5 FPGAs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ハードウェアアルゴリズム / Hardware Algorithm |
| キーワード(2)（和/英） | コラッツ予想 / Collatz conjecture |
| キーワード(3)（和/英） | FPGA実装 / FPGA Implementation |
| キーワード(4)（和/英） | DSPブロック / DSP blocks |
| キーワード(5)（和/英） | ブロックRAM / Block RAMs |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 伊藤 靖朗 / Yasuaki Ito / イトウ ヤスアキ |
| 第1著者 所属（和/英） | 広島大学 (略称： 広島大) Hiroshima University (略称： Hiroshima Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 中野 浩嗣 / Koji Nakano / ナカノ コウジ |
| 第2著者 所属（和/英） | 広島大学 (略称： 広島大) Hiroshima University (略称： Hiroshima Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-05-14 13:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2010-15 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.32 |
| ページ範囲 | pp.81-86 |
| ページ数 | 6 |
| 発行日 | 2010-05-06 (RECONF) |
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