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| 講演抄録／キーワード | ||
| 講演名 | 2010-09-27 15:30 ［招待講演］パレート最適を用いたアナログ回路の最適化 ○リュウ ウ・吉岡正人・本間克己・金澤裕治（富士通研）・澁谷利行（富士通米国研）  VLD2010-45 |
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| 抄録 | （和） | As the CMOS technology has benn continuously scaling down, the performances of analog/mixed-signal chips fluctuate remarkably due to the increasing variations of shrunk processes. It is necessary to take the yield as a design objective in design automation. This paper presents a method to generate yield-embedded Pareto-front by which we can optimize yield and performances simultaneously. |
| （英） | As the CMOS technology has benn continuously scaling down, the performances of analog/mixed-signal chips fluctuate remarkably due to the increasing variations of shrunk processes. It is necessary to take the yield as a design objective in design automation. This paper presents a method to generate yield-embedded Pareto-front by which we can optimize yield and performances simultaneously. | |
| キーワード | （和） | アナログ・デジタル混載 / 歩留まり / 最適化 / パレート・フロント / / / / |
| （英） | Analog/mixed-signal / Yield / Optimization / Pareto-front / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 210, VLD2010-45, pp. 19-24, 2010年9月. | |
| 資料番号 | VLD2010-45 | |
| 発行日 | 2010-09-20 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-45 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2010-09-27 - 2010-09-28 |
| 開催地（和） | 京都工繊大 60周年記念館 |
| 開催地（英） | Kyoto Institute of Technology |
| テーマ（和） | 物理設計および一般 |
| テーマ（英） | Physical design, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-09-VLD |
| 本文の言語 | 英語（日本語タイトルあり） |
| タイトル（和） | パレート最適を用いたアナログ回路の最適化 |
| サブタイトル（和） | |
| タイトル（英） | Analog Circuit Optimization Using Pareto-Optimality |
| サブタイトル（英） | |
| キーワード(1)（和/英） | アナログ・デジタル混載 / Analog/mixed-signal |
| キーワード(2)（和/英） | 歩留まり / Yield |
| キーワード(3)（和/英） | 最適化 / Optimization |
| キーワード(4)（和/英） | パレート・フロント / Pareto-front |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | リュウ ウ / Yu Liu / リュウ ウ |
| 第1著者 所属（和/英） | 富士通研究所 (略称： 富士通研) Fujitsu Laboratories LTD. (略称： Fujitsu Labs) |
| 第2著者 氏名（和/英/ヨミ） | 吉岡 正人 / Masato Yoshioka / ヨシオカ マサト |
| 第2著者 所属（和/英） | 富士通研究所 (略称： 富士通研) Fujitsu Laboratories LTD. (略称： Fujitsu Labs) |
| 第3著者 氏名（和/英/ヨミ） | 本間 克己 / Katsumi Homma / ホンマ カツミ |
| 第3著者 所属（和/英） | 富士通研究所 (略称： 富士通研) Fujitsu Laboratories LTD. (略称： Fujitsu Labs) |
| 第4著者 氏名（和/英/ヨミ） | 金澤 裕治 / Yuzi Kanazawa / カナザワ ユウジ |
| 第4著者 所属（和/英） | 富士通研究所 (略称： 富士通研) Fujitsu Laboratories LTD. (略称： Fujitsu Labs) |
| 第5著者 氏名（和/英/ヨミ） | 澁谷 利行 / Toshiyuki Shibuya / シブヤ トシユキ |
| 第5著者 所属（和/英） | 富士通米国研究所 (略称： 富士通米国研) Fujitsu Laboratories of America, Inc. (略称： Fujitsu Labs of America) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-09-27 15:30:00 |
| 発表時間 | 60分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-45 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.210 |
| ページ範囲 | pp.19-24 |
| ページ数 | 6 |
| 発行日 | 2010-09-20 (VLD) |
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