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| 講演抄録／キーワード | ||
| 講演名 | 2010-11-30 10:45 通信フレーム処理向けFPGA構成および検証方法 ○草場 律・川合賢治・安田禎之・重松智志・中西 衛・浦野正美（NTT）  VLD2010-67 DC2010-34 |
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| 抄録 | （和） | 本稿は，大規模かつ高速な通信フレーム処理向けＳｏＣのＦＰＧＡによる検証手法を提案する．通信処理の独立性を利用してシステムを個別ブロック毎にＦＰＧＡに分割し，ＦＰＧＡ間はフレーム信号と制御信号を送信側クロックに並走させ，ＦＩＦＯを介してそれらを受信側クロックに同期させて受信できる構成とすることで高速で大規模なＳｏＣのＦＰＧＡ検証を可能とした．さらに検証未完了のブロックが全体検証期間を増大させないようにするための代替回路，折り返し回路を用いた検証手法やＦＥＣおよび暗号等の通信プロトコルを用いた通信を一般的な検証装置で検証する手法を考案した．これらを通信フレーム処理向けＳｏＣのＦＰＧＡ検証に実際に適用して有効性を確認した． |
| （英） | For large-scale and high-speed frame processing on a ＦＰＧＡ board, we propose a new design method based on the property of communication frame processing. To prevent increases in the design period, we also propose a test method that uses substitutional and loop-backed circuits. The board communicates with terminals emulating the FEC (Forward Error Correction) or encryption format. We have finished the logical design of an evaluation board with seven ＦＰＧＡs and verified that communication frames are transmitted and received before the block design is completed. | |
| キーワード | （和） | ＦＰＧＡ / 設計 / 通信フレーム / 検証 / / / / |
| （英） | ＦＰＧＡ / design / communication frame / test / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 316, VLD2010-67, pp. 73-78, 2010年11月. | |
| 資料番号 | VLD2010-67 | |
| 発行日 | 2010-11-22 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-67 DC2010-34 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2010-11-29 - 2010-12-01 |
| 開催地（和） | 九州大学医学部百年講堂 |
| 開催地（英） | Kyushu University |
| テーマ（和） | デザインガイア2010 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2010 ―New Field of VLSI Design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 通信フレーム処理向けFPGA構成および検証方法 |
| サブタイトル（和） | |
| タイトル（英） | FPGA design and test methodology for communication frame processinng |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ＦＰＧＡ / ＦＰＧＡ |
| キーワード(2)（和/英） | 設計 / design |
| キーワード(3)（和/英） | 通信フレーム / communication frame |
| キーワード(4)（和/英） | 検証 / test |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 草場 律 / Ritsu Kusaba / クサバ リツ |
| 第1著者 所属（和/英） | NTTマイクロインテグレーション研究所 (略称： NTT) NTT Microsystem Integration Laboratories (略称： NTT) |
| 第2著者 氏名（和/英/ヨミ） | 川合 賢治 / Kenji Kawai / カワイ ケンジ |
| 第2著者 所属（和/英） | NTTマイクロインテグレーション研究所 (略称： NTT) NTT Microsystem Integration Laboratories (略称： NTT) |
| 第3著者 氏名（和/英/ヨミ） | 安田 禎之 / Sadayuki Yasuda / ヤスダ サダユキ |
| 第3著者 所属（和/英） | NTTマイクロインテグレーション研究所 (略称： NTT) NTT Microsystem Integration Laboratories (略称： NTT) |
| 第4著者 氏名（和/英/ヨミ） | 重松 智志 / Satoshi Shigematsu / シゲマツ サトシ |
| 第4著者 所属（和/英） | NTTマイクロインテグレーション研究所 (略称： NTT) NTT Microsystem Integration Laboratories (略称： NTT) |
| 第5著者 氏名（和/英/ヨミ） | 中西 衛 / Mamoru Nakanishi / ナカニシ マモル |
| 第5著者 所属（和/英） | NTTマイクロインテグレーション研究所 (略称： NTT) NTT Microsystem Integration Laboratories (略称： NTT) |
| 第6著者 氏名（和/英/ヨミ） | 浦野 正美 / Masami Urano / ウラノ マサミ |
| 第6著者 所属（和/英） | NTTマイクロインテグレーション研究所 (略称： NTT) NTT Microsystem Integration Laboratories (略称： NTT) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-11-30 10:45:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-67, DC2010-34 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.316(VLD), no.317(DC) |
| ページ範囲 | pp.73-78 |
| ページ数 | 6 |
| 発行日 | 2010-11-22 (VLD, DC) |
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