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| 講演抄録／キーワード | ||
| 講演名 | 2010-11-30 09:30 FIFOをキャッシュ置換ポリシとする正確なキャッシュ構成シミュレーションの高速化 ○多和田雅師・柳澤政生・大附辰夫・戸川 望（早大）  VLD2010-64 DC2010-31 |
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| 抄録 | （和） | 一般にプロセッサのキャッシュ構成はセット数，ブロックサイズ，連想度のパラメータが存在する．組込みシステムでは対象とするアプリケーションが限定されているため，そのキャッシュ構成を最適化することができる．対象アプリケーションに対しキャッシュ置換ポリシとしてLRUを仮定し，これら3つのキャッシュパラメータを変化させたときのキャッシュヒット/ミス数を正確に，かつきわめて高速にシミュレーションする手法としてCRCB手法が提案されている．ところが多くのキャッシュは，キャッシュハードウェアのオーバヘッド削減のためより簡易なキャッシュ置換ポリシとしてFIFOを持つ．本稿では組込みアプリケーションを対象にFIFOをキャッシュ置換ポリシを持つキャッシュ構成シミュレーションの高速化アルゴリズムを提案する．FIFOに対し，キャッシュの性質を利用することで，連想度が異なる複数のキャッシュ構成を一括してシミュレーションしヒット/ミスを判定する手法を提案する．計算機実験の結果，従来のFIFOを対象とするキャッシュ構成シミュレータに対し平均18%高速に，複数のキャッシュ構成のヒット/ミス数を正確に判定できた． |
| （英） | The number of sets, block size and associativity determine processor's cache configuration. Particularly in embedded systems, cache configuration can be optimized due to the limitation of target applications. For LRU cache replacement policy, Recently, the CRCB approach has been proposed for LRU-based cache configuration simulation, that can calculate cache hit/miss rate accurately and very fast changing the three parameters described above. However many recent processors use FIFO-based caches instead of LRU-based caches. In this paper, we propose a faster cache configuration simulation method for embedded applications that uses FIFO as a cache replacement policy. We first prove several properties for FIFO-based caches and then we propose a simulation method that can process two or more FIFO-based cache configurations with different cache associativity simultaneously. Experimental results show that our proposed method can obtain accurate cache hits/misses and an average of 18% faster than the conventional simulators. | |
| キーワード | （和） | FIFO / キャッシュシミュレーション / キャッシュメモリ / キャッシュ最適化 / 組み込みシステム / / / |
| （英） | FIFO / cache simulation / cache memory / optimization of the cache structure / embedded systems / / / | |
| 文献情報 | 信学技報, vol. 110, no. 316, VLD2010-64, pp. 55-60, 2010年11月. | |
| 資料番号 | VLD2010-64 | |
| 発行日 | 2010-11-22 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-64 DC2010-31 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2010-11-29 - 2010-12-01 |
| 開催地（和） | 九州大学医学部百年講堂 |
| 開催地（英） | Kyushu University |
| テーマ（和） | デザインガイア2010 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2010 ―New Field of VLSI Design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | FIFOをキャッシュ置換ポリシとする正確なキャッシュ構成シミュレーションの高速化 |
| サブタイトル（和） | |
| タイトル（英） | Speeding-up Exact and Fast L1 Cache Configuration Simulation based on FIFO Replacement Policy |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FIFO / FIFO |
| キーワード(2)（和/英） | キャッシュシミュレーション / cache simulation |
| キーワード(3)（和/英） | キャッシュメモリ / cache memory |
| キーワード(4)（和/英） | キャッシュ最適化 / optimization of the cache structure |
| キーワード(5)（和/英） | 組み込みシステム / embedded systems |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 多和田 雅師 / Masashi Tawada / タワダ マサシ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 大附 辰夫 / Tatsuo Ohtsuki / オオツキ タツオ |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第4著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-11-30 09:30:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-64, DC2010-31 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.316(VLD), no.317(DC) |
| ページ範囲 | pp.55-60 |
| ページ数 | 6 |
| 発行日 | 2010-11-22 (VLD, DC) |
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