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| 講演抄録／キーワード | ||
| 講演名 | 2010-12-01 15:30 Sharing of Clock Gating Modules under Multi-Stage Clock Gating Control ○Xin Man（Waseda Univ.）・Takashi Horiyama（Saitama Univ.）・Tomoo Kimura・Koji Kai（Panasonic）・Shinji Kimura（Waseda Univ.）  VLD2010-83 DC2010-50 |
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| 抄録 | （和） | クロックゲーティングは、順序回路の動的電力削減に有効であることが知られている。本論文では、クロックゲーティングされたクロックを用いてさらにクロックゲーティングを行うマルチステージのクロックゲーティングにおいて、マルチステージのクロック制御信号を抽出し、クロック制御回路を共有する手法について述べる。クロック制御回路の共有により、レジスタおよびクロック制御回路自体のスイッチングアクティビティを削減可能である。本手法は、BDD (二分決定グラフ) を用いて実現され、カウンタ回路やベンチマーク回路に適用された。平均で 23% のスイッチングアクティビティの削減が得られた。また、レイアウト後の回路データを用いた電力評価も行なった。 |
| （英） | Clock gating is an effective technique to reduce dynamic power consumption for sequential circuits. This paper shows a sharing method of clock gating logic under multi-stage clock gating control. By sharing the clock gating logic, the total activity of registers and clock gating modules can be reduced. The method is implemented based on BDD and is applied to counters and a set of benchmark circuits. There have been found on average 23.0% cost reduction by the proposed multi-stage clock gating generation method. The power estimation using layout data will also be shown. | |
| キーワード | （和） | 動的電力削減 / クロックゲーティング自動生成 / マルチステージクロックゲーティング / 二分決定グラフBDD / / / / |
| （英） | dynamic power reduction / automatic clock gating generation / multi-stage clock gating / BDD / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 316, VLD2010-83, pp. 185-190, 2010年11月. | |
| 資料番号 | VLD2010-83 | |
| 発行日 | 2010-11-22 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-83 DC2010-50 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2010-11-29 - 2010-12-01 |
| 開催地（和） | 九州大学医学部百年講堂 |
| 開催地（英） | Kyushu University |
| テーマ（和） | デザインガイア2010 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2010 ―New Field of VLSI Design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Sharing of Clock Gating Modules under Multi-Stage Clock Gating Control |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 動的電力削減 / dynamic power reduction |
| キーワード(2)（和/英） | クロックゲーティング自動生成 / automatic clock gating generation |
| キーワード(3)（和/英） | マルチステージクロックゲーティング / multi-stage clock gating |
| キーワード(4)（和/英） | 二分決定グラフBDD / BDD |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 満 欣 / Xin Man / マン シン |
| 第1著者 所属（和/英） | 早稲田大学大学院情報生産システム研究科 (略称： IPS/早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 堀山 貴史 / Takashi Horiyama / ホリヤマ タカシ |
| 第2著者 所属（和/英） | Saitama University (略称： 埼玉大) Saitama University (略称： Saitama Univ.) |
| 第3著者 氏名（和/英/ヨミ） | Tomoo Kimura / Tomoo Kimura / |
| 第3著者 所属（和/英） | Panasonic (略称： パナソニック) R&D Platform Development Center, Panasonic Corporation (略称： Panasonic) |
| 第4著者 氏名（和/英/ヨミ） | Koji Kai / Koji Kai / |
| 第4著者 所属（和/英） | Panasonic (略称： パナソニック) R&D Platform Development Center, Panasonic Corporation (略称： Panasonic) |
| 第5著者 氏名（和/英/ヨミ） | 木村 晋二 / Shinji Kimura / |
| 第5著者 所属（和/英） | 早稲田大学大学院情報生産システム研究科 (略称： IPS/早大) Waseda University (略称： Waseda Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-12-01 15:30:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-83, DC2010-50 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.316(VLD), no.317(DC) |
| ページ範囲 | pp.185-190 |
| ページ数 | 6 |
| 発行日 | 2010-11-22 (VLD, DC) |
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