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| 講演抄録／キーワード | ||
| 講演名 | 2010-12-02 15:15 8x8MIMO-OFDM受信機におけるパイプライン型MDCアーキテクチャを用いた128点FFTプロセッサの回路設計 ○折笠敦史・宮永喜一・吉澤真吾（北大）  SIS2010-45 |
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| 抄録 | （和） | 本報告では8x8 MIMO-OFDM受信機における128点FFTプロセッサのVLSIアーキテクチャを提案する．4x4 MIMO-OFDM受信機におけるFFTプロセッサでは，パイプライン型MDC(multi-path delay commutator)アーキテクチャを用いることで効率的な回路が実現されているが，今後は高速・大容量の通信を実現するため，ストリーム数を増加させたMIMO-OFDM受信機に対応したFFTプロセッサの開発が必要であると考えられる．本研究では8x8MIMO-OFDM受信機においてMDCアーキテクチャを適用させた回路を提案する．提案回路はメモリバッファの前後に整流回路(commutator)を設けることで遅延器を削減している．また，FFTプロセッサをCMOS 90 nmプロセス上に実装したときの回路面積，消費電力を評価したのでその結果も合わせて報告する． |
| （英） | This report presents a VLSI architecture of 128-point FFT in a 8x8 MIMO-OFDM receiver. A pipeline FFT processor based on multi-path delay commutator(MDC) architecture is effective for 4x4 MIMO-OFDM systems. To achieve the communication of more high speed and large capacity, it is necessary to design the FFT processor corresponding to the MIMO-OFDM receiver that increases the number of streams. In this paper, we propose the FFT processor to apply the MDC architecture for 8x8 MIMO-OFDM systems. The proposed FFT processor uses the pre- and post-commutators instead of delay elements and improves area and power efficiency. The designed circuit has been implemented to a 90-nm CMOS process and evaluated in circuit area and power consumption. | |
| キーワード | （和） | FFT / Multi-path delay commutator(MDC) / MIMO-OFDM / VLSIアーキテクチャ / / / / |
| （英） | FFT / Multi-path delay commutator(MDC) / MIMO-OFDM / VLSI Architecture / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 322, SIS2010-45, pp. 59-64, 2010年12月. | |
| 資料番号 | SIS2010-45 | |
| 発行日 | 2010-11-25 (SIS) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SIS2010-45 |
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| 研究会情報 | |
| 研究会 | SIS |
| 開催期間 | 2010-12-02 - 2010-12-03 |
| 開催地（和） | 奈良県文化会館 |
| 開催地（英） | |
| テーマ（和） | システムオンシリコン，RFID技術，一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | SIS |
| 会議コード | 2010-12-SIS |
| 本文の言語 | 日本語 |
| タイトル（和） | 8x8MIMO-OFDM受信機におけるパイプライン型MDCアーキテクチャを用いた128点FFTプロセッサの回路設計 |
| サブタイトル（和） | |
| タイトル（英） | Circuit Design of a 128-point FFT Processor Using Pipeline MDC Architecture for 8x8 MIMO-OFDM Receivers |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FFT / FFT |
| キーワード(2)（和/英） | Multi-path delay commutator(MDC) / Multi-path delay commutator(MDC) |
| キーワード(3)（和/英） | MIMO-OFDM / MIMO-OFDM |
| キーワード(4)（和/英） | VLSIアーキテクチャ / VLSI Architecture |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 折笠 敦史 / Atsushi Orikasa / オリカサ アツシ |
| 第1著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 宮永 喜一 / Yoshikazu Miyanaga / ミヤナガ ヨシカズ |
| 第2著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 吉澤 真吾 / Shingo Yoshizawa / ヨシザワ シンゴ |
| 第3著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-12-02 15:15:00 |
| 発表時間 | 20分 |
| 申込先研究会 | SIS |
| 資料番号 | SIS2010-45 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.322 |
| ページ範囲 | pp.59-64 |
| ページ数 | 6 |
| 発行日 | 2010-11-25 (SIS) |
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