| 講演抄録/キーワード |
| 講演名 |
2010-12-10 16:10
高信頼性フェールセーフCPUの研究 小川泰生・○浅見朗久(日本信号)・中村英夫(日大) DC2010-56 |
| 抄録 |
(和) |
バス同期2重系のフェールセーフCPUをシングルチップFPGA上にて実現する手法により,回路規模の縮小化と部品点数削減による高信頼化を達成できた.外乱や部品の単一故障に対して従来と同等のフェールセーフ性を確保しつつ,さらなる信頼性の向上を実現するため,FPGAシングルチップ内に3個のCPUを搭載し,いずれかが故障した時に,内部で切替える事で高信頼化を実現する手法を開発した.本研究報告では,開発した手法の基本構成,基本動作及び故障時動作について説明する. |
| (英) |
To defend from one breakdown of parts, three CPU was installed in FPGA. This method achieves the improvement of reliability, and it has the same stuff as fail-safe. The technique that was able to be switched internally when one of the three CPU broke down was developed. In this research paper, we explain the basic configuration and the fundamental motion. |
| キーワード |
(和) |
高信頼性 / フェールセーフ / CPU / バス同期 / / / / |
| (英) |
High-Reliablity / Fail-safe / CPU / / / / / |
| 文献情報 |
信学技報, vol. 110, no. 333, DC2010-56, pp. 25-29, 2010年12月. |
| 資料番号 |
DC2010-56 |
| 発行日 |
2010-12-03 (DC) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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DC2010-56 |