講演抄録/キーワード |
講演名 |
2010-12-16 15:10
[ポスター講演]アレイ型アクセラレータにおける演算器間ネットワークの設計 ○大上 俊・岩上拓矢・吉村和浩・中田 尚・中島康彦(奈良先端大) ICD2010-115 エレソ技報アーカイブへのリンク:ICD2010-115 |
抄録 |
(和) |
我々は,VLIWプロセッサと演算器アレイから構成されている演算器アレイ型アクセラレータ(LAPP)を提案している.本アクセラレータは,既存の機械語命令列を演算器アレイに写像し,フロントエンド及び未使用演算ユニットを停止させ,低消費電力化を図るという特徴を有する.本ポスターでは,本アクセラレータの演算器間ネットワークの設計を報告する.本ネットワークのレジスタ値伝播機構は演算器に写像された命令のレジスタ番号を比較し,必要なレジスタ値のみを各段へ伝播させる.HDL記述による設計結果より,本機構の遅延時間が5.74 FO4であることが明らかになり,本ネットワークがLAPPのクリティカルパスにならないことが分かった. |
(英) |
We have proposed Linear Array Pipeline Processor (LAPP) as a special implementation of Function Unit (FU) array based accelerator. Its VLIW processor as the front-end part and the unmapped FU can be power-gated to ensure an energy-efficiency design, running well mapped conventional VLIW instructions. In this poster, we will introduce an FU network design for LAPP, which traces register numbers appearing in mapped instructions and then propagates minimum necessary register values to successive array stages. According to an HDL implementation, the delay time of the selector is 5.74 FO4. The result shows that the selectors will not extend any critical path in LAPP. |
キーワード |
(和) |
演算器アレイ / VLIW / 演算器間ネットワーク / リコンフィギャラブルアーキテクチャ / / / / |
(英) |
array execution units / VLIW / FU Network / instruction mapping / reconfigurable architecture / / / |
文献情報 |
信学技報, vol. 110, no. 344, ICD2010-115, pp. 97-99, 2010年12月. |
資料番号 |
ICD2010-115 |
発行日 |
2010-12-09 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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