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| 講演抄録／キーワード | ||
| 講演名 | 2011-02-14 16:05 再構成可能オンチップデバッグ回路の面積削減に関する一考察 新井雅之・○田畑嘉裕・岩崎一彦（首都大東京）  DC2010-69 |
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| 抄録 | （和） | 本稿では，再構成可能なオンチップデバッグ回路について，その面積オーバヘッドと，観測回路の挿入箇所による故障観測性の変化について評価を行う．対象回路として32ビットRISCマイクロコントローラであるSH3-DSPを用い，対象回路にオンチップデバッグ回路を付加した場合の面積オーバヘッドについて評価する．デバッグ回路の構成を変化させて評価した結果，対象回路に対するデバッグ回路の面積オーバヘッドは0.1%から3.2%であった．次に，プロセッサ回路内部に故障が存在する場合にデバッグ回路を用いて観測が可能であるか評価する．40種類の故障を挿入し，各観測信号線における観測の成否と，観測に必要なクロックサイクル数を測定し，各故障が観測点において観測された割合について評価する． |
| （英） | In this study we evaluate the effectiveness of a reconfigurable on-chip debug circuit, in terms of hardware overhead and detection capability of bugs. For target circuit under debug, we apply a 32-bit RISC microcontroller, SH3-DSP, , and evaluate the hardware overhead of design-for-debug circuit. The evaluation result changing the arrangement of debug circuit indicates that the hardware overhead of debug circuit against the target circuit was in the range of 0.1% to 3.2%. Next, we evaluate whether a fault effect can be observed or not by using debug circuit. On the target processor circuit we inject 40 different faults and checked whether a fault is observed at each observation point in the processor core, measuring the number of clock cycles required for observation. We also evaluated the rate of observability of each fault. | |
| キーワード | （和） | 実チップデバッグ / シリコンデバッグ / ポストシリコン検証 / デバッグ容易化設計 / / / / |
| （英） | on-chip debug / silicon debug / post-silicon validation / design-for-debug / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 413, DC2010-69, pp. 63-68, 2011年2月. | |
| 資料番号 | DC2010-69 | |
| 発行日 | 2011-02-07 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2010-69 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2011-02-14 - 2011-02-14 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2011-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 再構成可能オンチップデバッグ回路の面積削減に関する一考察 |
| サブタイトル（和） | |
| タイトル（英） | Note on Area Overhead Reduction for Reconfigurable On-Chip Debug Circui |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 実チップデバッグ / on-chip debug |
| キーワード(2)（和/英） | シリコンデバッグ / silicon debug |
| キーワード(3)（和/英） | ポストシリコン検証 / post-silicon validation |
| キーワード(4)（和/英） | デバッグ容易化設計 / design-for-debug |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 新井 雅之 / Masayuki Arai / アライ マサユキ |
| 第1著者 所属（和/英） | 首都大学東京 (略称： 首都大東京) Tokyo Metropolitan University (略称： Tokyo Metro. Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 田畑 嘉裕 / Yoshihiro Tabata / タバタ ヨシヒロ |
| 第2著者 所属（和/英） | 首都大学東京 (略称： 首都大東京) Tokyo Metropolitan University (略称： Tokyo Metro. Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 岩崎 一彦 / Kazuhiko Iwasaki / イワサキ カズヒコ |
| 第3著者 所属（和/英） | 首都大学東京 (略称： 首都大東京) Tokyo Metropolitan University (略称： Tokyo Metro. Univ.) |
| 講演者 | 第2著者 |
| 発表日時 | 2011-02-14 16:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2010-69 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.413 |
| ページ範囲 | pp.63-68 |
| ページ数 | 6 |
| 発行日 | 2011-02-07 (DC) |
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