| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2011-03-02 15:55 準相補MOSを用いたデジタル回路の低消費電力化設計 ○曽和修一・金子峰雄（北陸先端大）  VLD2010-122 |
|
| 抄録 | （和） | モバイル機器の発達や，電子機器の高性能化などによる回路規模の増大により，LSI設計において，消費電力を考慮に入れた設計は必須のものとなっている。現在のLSI設計において主流であるCMOSでは，完全相補の特徴上，すべての入力パターンに対して必ず出力に'0'もしくは'1'の値が割り当たっている。 そのため，出力がドントケアである入力パターンに対しても値が割り当たっており，無駄なスイッチングが起こっていた。 本稿ではCMOS論理回路を一旦合成した後に，「準相補MOS論理ゲート」と名付けた、特定の入力パターンに対して，前の出力値をそのまま保持する機能を持つ論理ゲートへの置き換えを行うことで，デジタル回路におけるスイッチング頻度の削減を図る。 |
| （英） | It is prerequisite for LSI design to consider the power consumption, because of the rapid increase of the power consumption due to the increase of on-chip circuit size, and the growing demand for mobile IT devices having long-time operations. In a conventional CMOS gate, its output always takes either '0' or '1' depending on its input pattern. Even if the gate output is“don't care" for all primary outputs, the gate output may change from '0' to '1' or '1' to '0'. Such gate transition can be considered as wasted switching activity. In our approach, we will try to suppress those wasted switching activity by introducing Quasi-complementary MOS (Q-MOS) gate whose output can take not only '0' and '1' but also "uncharge" (keeping previous output) depending on its input pattern. As the first attempt to design logic circuit including Q-CMOS gates, an incremental replacement with Q-CMOS gate has been implemented, and the potential of Q-CMOS gate in suppressing switching activity has been tested. |
|
| キーワード | （和） | 低消費電力 / 準相補MOS論理ゲート / ドントケア / 論理合成 / トランスダクション法 / / / |
| （英） | Power Reduction / Quasi-Complementary MOS Logic Gate / Don't Care / Logic Synthesis / transduction method / / / | |
| 文献情報 | 信学技報, vol. 110, no. 432, VLD2010-122, pp. 37-42, 2011年3月. | |
| 資料番号 | VLD2010-122 | |
| 発行日 | 2011-02-23 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-122 |
|
| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2011-03-02 - 2011-03-04 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | Okinawaken-Danjo-Kyodo-Sankaku Center |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2011-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 準相補MOSを用いたデジタル回路の低消費電力化設計 |
| サブタイトル（和） | |
| タイトル（英） | Low Power Design of Digital Circuits using Quasi-complementary MOS Gates |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 低消費電力 / Power Reduction |
| キーワード(2)（和/英） | 準相補MOS論理ゲート / Quasi-Complementary MOS Logic Gate |
| キーワード(3)（和/英） | ドントケア / Don't Care |
| キーワード(4)（和/英） | 論理合成 / Logic Synthesis |
| キーワード(5)（和/英） | トランスダクション法 / transduction method |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 曽和 修一 / Shuichi Sowa / ソワ シュウイチ |
| 第1著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： JAIST) |
| 第2著者 氏名（和/英/ヨミ） | 金子 峰雄 / Mineo Kaneko / カネコ ミネオ |
| 第2著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： JAIST) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-03-02 15:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-122 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.432 |
| ページ範囲 | pp.37-42 |
| ページ数 | 6 |
| 発行日 | 2011-02-23 (VLD) |
[研究会発表申込システムのトップページに戻る]