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| 講演抄録／キーワード | ||
| 講演名 | 2011-03-04 15:55 ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価 ○北森達也・堀 遼平・上岡泰輔（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）  VLD2010-147 |
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| 抄録 | （和） | 我々は，ビア層のレイアウトを変更することにより，任意のデジタル論理を実現できるビアプログラマブルストラクチャードASICアーキテクチャVPEX(Via Programmable logic using Exclusive or array)の研究を行ってきた．VPEXは，ビア3層を変更する事で論理素子機能の変更と，論理素子間の配線を変更しており，論理素子面積の評価では，ASICと比較して２倍程度の面積で同じ論理回路を実装できている．本論文ではビアプログラマブル配線における，配線遅延の評価と配線リソース数の評価を行った．ASICの通常配線と比較すると，ビアプログラマブル配線においては冗長配線の寄生容量や配線経路上に多く配置されるビア抵抗により，配線遅延が増大する．これらの影響をリングオシレータテスト回路のシミュレーションと実測により遅延モデル化した．また，通常のASICフローとVPEXを用いた場合の自動レイアウト配置の結果を用いて，配線リソースとクリティカルパスの配線遅延の評価を行った．この結果，クリティカルパスの配線遅延はASICと比較して約1.5倍となることが明らかになった． |
| （英） | We have developed a via programmable logic device using exclusive-or array (VPEX). In a VPEX, the logic is changed using the 1st via layer, and each wiring between logic elements is performed using the 3rd via layer. In this paper, we evaluate the interconnect delay of VPEX and the wiring resource of one. The VPEX delay increases in number of via and redundancy in wires by via programmable wire. We simulate and measure the delay model using in ring oscillator circuit. The design flows of the conventional ASIC and VPEX are compared to find the difference in the wiring delay wire resource. The results show that the wiring delay in the critical path of the VPEX increases about 1.5 times compared with the ASIC. | |
| キーワード | （和） | ビアプログラマブルデバイス / 配線遅延 / 冗長配線 / 配線アーキテクチャ / / / / |
| （英） | Via Programmable Device / Wire delay / Redundant wire / Routing architecture / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 432, VLD2010-147, pp. 183-188, 2011年3月. | |
| 資料番号 | VLD2010-147 | |
| 発行日 | 2011-02-23 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-147 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2011-03-02 - 2011-03-04 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | Okinawaken-Danjo-Kyodo-Sankaku Center |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2011-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Wiring Resource and Wiring Delay used in Via Programmable Logic Device VPEX |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ビアプログラマブルデバイス / Via Programmable Device |
| キーワード(2)（和/英） | 配線遅延 / Wire delay |
| キーワード(3)（和/英） | 冗長配線 / Redundant wire |
| キーワード(4)（和/英） | 配線アーキテクチャ / Routing architecture |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 北森 達也 / Tatsuya Kitamori / キタモリ タツヤ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 堀 遼平 / Ryohei Hori / ホリ リョウヘイ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 上岡 泰輔 / Taisuke Ueoka / ウエオカ タイスケ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 吉川 雅弥 / Masaya Yoshikawa / ヨシカワ マサヤ |
| 第4著者 所属（和/英） | 名城大学 (略称： 名城大) Meijo University (略称： Meijo Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 藤野 毅 / Takeshi Fujino / フジノ タケシ |
| 第5著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-03-04 15:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-147 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.432 |
| ページ範囲 | pp.183-188 |
| ページ数 | 6 |
| 発行日 | 2011-02-23 (VLD) |
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