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| 講演抄録／キーワード | ||
| 講演名 | 2011-03-18 11:20 遅延制約下におけるテスト容易な並列加算器の設計手法 ○藤井真一（名大）・高木直史（京大）  CPSY2010-75 DC2010-74 |
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| 抄録 | （和） | 近年，VLSI設計技術及び製造技術の発展により，VSLIチップ上に集積される回路が大規模化し，それに伴いテスト（故障検査）に要するコストが増大している．そのため，テストコストの低減の要求が高まっている．テストコストの低減のために，VLSIを構成する演算回路をテスト容易性を考慮し設計することは有用である． これまでに，加算器の設計手法がさまざま提案されており，これらの研究では，設計時の制約として主に回路の面積や遅延が用いられている． 本稿では，遅延制約下におけるテスト容易な加算器を設計する．単一セル機能故障モデルにおいてテスト容易な桁上げ選択加算器の設計手法と，遅延とテストパターン数のトレードオフをもつプレフィックス加算器の設計手法を提案する．そして，遅延制約により遅延制約の範囲により用いる加算器の構成を選択することで，遅延制約を満たすテストパターン数の少ない加算器を設計する． |
| （英） | Recently, with the development of VLSI design and manufacturing technology, the scale of integrated circuits on a VLSI chip have become large. The test costs of VLSI chip have increased and the demand to reduce test costs has been increasing. In order to reduce test costs, the design of easily testable arithmetic circuits is important. A lot of design methods of adders, considering performance requirements such as circuit delay and area constraints, have been proposed. In this paper, we propose the design method of easily testable adders under delay constraints. We propose a design method of easily testable carry select adder and a parallel prefix adder designed under trade-off of delay constraints and the number of test patterns. We propose a design method of adders with fewer test patterns by selecting an adder construction by delay constraints. | |
| キーワード | （和） | 桁上げ選択加算器 / 並列プレフィックス加算器 / テスト容易化設計 / / / / / |
| （英） | carry select adder / parallel prefix adders / design for testability / / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 474, DC2010-74, pp. 57-62, 2011年3月. | |
| 資料番号 | DC2010-74 | |
| 発行日 | 2011-03-11 (CPSY, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2010-75 DC2010-74 |
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| 研究会情報 | |
| 研究会 | CPSY DC IPSJ-SLDM IPSJ-EMB |
| 開催期間 | 2011-03-18 - 2011-03-19 |
| 開催地（和） | 宮古島マリンターミナル（まりんぴあ宮古） |
| 開催地（英） | |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2011 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2011-03-CPSY-DC-SLDM-EMB |
| 本文の言語 | 日本語 |
| タイトル（和） | 遅延制約下におけるテスト容易な並列加算器の設計手法 |
| サブタイトル（和） | |
| タイトル（英） | Design Method of Easily Testable Parallel Adders under Delay Constraints |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 桁上げ選択加算器 / carry select adder |
| キーワード(2)（和/英） | 並列プレフィックス加算器 / parallel prefix adders |
| キーワード(3)（和/英） | テスト容易化設計 / design for testability |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤井 真一 / Shinichi Fujii / フジイ シンイチ |
| 第1著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 高木 直史 / Naofumi Takagi / |
| 第2著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-03-18 11:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | CPSY2010-75, DC2010-74 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.473(CPSY), no.474(DC) |
| ページ範囲 | pp.57-62 |
| ページ数 | 6 |
| 発行日 | 2011-03-11 (CPSY, DC) |
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