| 講演抄録/キーワード |
| 講演名 |
2011-05-13 10:45
低電力アクセラレータSLD-1にけるアプリケーションプログラムの最適化 ○小崎信明・安田好宏・斉藤貴樹・池淵大輔・木村優之・天野英晴(慶大)・中村 宏(東大)・宇佐美公良(芝浦工大)・並木美太郎(東京農工大)・近藤正章(電通大) RECONF2011-15 |
| 抄録 |
(和) |
SLD-1 はチップサイズ2.1mm×4.2mm で65nmCMOS プロセスで製造され,レジスタを持たないデータ幅24 ビットのPE を8×8 の64 個もつ組合せ回路で構成されるPE アレイと,データアクセスを制御する小規模なコントローラを持つ.これに大域的クロックゲーティングやDVFS を適応することで低電力で動作させることが可能である。今回このSLD 上に効果的にアプリケーションを実装する方法を報告する。メモリアクセスの回数を改善するとともに,PE アレイ上に演算を配置するとき,row 方向でなくcol 方向に優先的に演算を配置し,アプリケーションの実行効率を向上させた.これにより電力の増加を最小に抑えながら,実行性能を6 倍にできた. |
| (英) |
SLD(Silent Large Datapath)-1 is a prototype media accelerator consisting of a large PE array which includes 24bit 8 × 8 PEs without registers and a small micro-controller for data memory access. By reducing the overhead of clock tree and the using the benefit of voltage scaling, high degree of energy efficiency is achieved. A chip fabricated in 2.1mm × 4.2mm 65 nm CMOS and programming environment are available. Here, techniques on implementation of application programs to SLD-1 are proposed and evaluated with a real chip. The energy efficiency is improved six times by reducing frequency of data fetch and improving the mapping algorithm to the PE array. |
| キーワード |
(和) |
最適化 / リコンフィギャラブルシステム / 低電力デザイン / 65nmCMOS / 実チップ評価 / / / |
| (英) |
Optimization / Reconfigurable System / Low Power Design / 65nmCMOS / Real Chip Evaluation / / / |
| 文献情報 |
信学技報, vol. 111, no. 31, RECONF2011-15, pp. 85-90, 2011年5月. |
| 資料番号 |
RECONF2011-15 |
| 発行日 |
2011-05-05 (RECONF) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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