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| 講演抄録／キーワード | ||
| 講演名 | 2011-05-13 11:10 低消費電力アクセラレータSLD-2の実装と評価 ○伊澤麻衣・小崎信明・安田好宏・木村優之・天野英晴（慶大）  RECONF2011-16 |
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| 抄録 | （和） | Silent Large Datapath (SLD) は，近年要求が高まる高性能低電力アクセラレータのための新しいアーキテクチャであり，最初のプロトタイプであるSLD-1を65nm CMOS processを用いて実装した．SLD-1は8×8の組み合わせ回路のみから成るPEアレイ，データアクセスを制御する小規模なμコントローラおよびデータメモリから構成さる．SLD-1の実チップは高いエネルギー効率を達成したが，一方でI/Oおよびμコントローラの性能，電力，柔軟性に問題があることがわかった．そこで，この点について改良したSLD-2を40nm CMOS processを用いて開発した．SLD-2ではPEアレイのサイズを10×8に拡張し，定数レジスタを増強した．また，μコントローラをパイプライン化するとともに，命令メモリをレジスタから専用IPを利用したメモリに変更した．さらに，PLLを搭載することにより，μコントローラにより高周波数のクロックを安定して供給できるようにしている．実チップでの評価の結果，SLD-2はSLD-1と比較して，最大1．24倍のエネルギー効率の向上が見られた．最大エネルギー効率は218MOPS / mWに達した． |
| （英） | Silent Large Datapath or SLD is a novel high performance but low power accelerator architecture for battery driven mobile devices. The first prototype SLD-1 implemented with 65nm CMOS process is consisting with 8×8 PE array with pure combinatorial logic, a small μ-controller to keep flexibility of data management, and data memory. Although it achieved a high degree of energy efficiency, problems are found on I/O, mapping flexibility and the performance of the μ-controller. In order to improve the above problems, the second prototype SLD-2 with 10×8 PE array was implemented with 40nm CMOS process. By increasing the size of PE array and constant registers, the mapping flexibility of application programs was improved. Pipelined μ controller a large instruction memory using the register file IP can work a higher clock generated from PLL. The evaluation result with real chip shows that it achieved 1.24 times energy efficiency of SLD-1. The maximum energy efficiency is 218MOPS/mW. |
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| キーワード | （和） | リコンフィギャラブルシステム / 低電力デザイン / 実装 / 実チップ評価 / / / / |
| （英） | Reconfigurable System / Low Power Design / Implementation / Real Chip Evaluation / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 31, RECONF2011-16, pp. 91-96, 2011年5月. | |
| 資料番号 | RECONF2011-16 | |
| 発行日 | 2011-05-05 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2011-16 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2011-05-12 - 2011-05-13 |
| 開催地（和） | 北海道大学工学部Ｂ３棟 |
| 開催地（英） | Hokkaido Univ. (Faculty of Eng., B3 Bldg.) |
| テーマ（和） | リコンフィギャラブルシステム、一般 |
| テーマ（英） | Reconfigurable Systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2011-05-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | 低消費電力アクセラレータSLD-2の実装と評価 |
| サブタイトル（和） | |
| タイトル（英） | Implementation and Evaluation of a low power accelerator SLD-2 |
| サブタイトル（英） | |
| キーワード(1)（和/英） | リコンフィギャラブルシステム / Reconfigurable System |
| キーワード(2)（和/英） | 低電力デザイン / Low Power Design |
| キーワード(3)（和/英） | 実装 / Implementation |
| キーワード(4)（和/英） | 実チップ評価 / Real Chip Evaluation |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 伊澤 麻衣 / Mai Izawa / イザワ マイ |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 小崎 信明 / Nobuaki Ozaki / オザキ ノブアキ |
| 第2著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 安田 好宏 / Yoshihiro Yasuda / ヤスダ ヨシヒロ |
| 第3著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 木村 優之 / Masayuki Kimura / キムラ マサユキ |
| 第4著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 天野 英晴 / Hideharu Amano / アマノ ヒデハル |
| 第5著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-05-13 11:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2011-16 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.31 |
| ページ範囲 | pp.91-96 |
| ページ数 | 6 |
| 発行日 | 2011-05-05 (RECONF) |
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