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| 講演抄録／キーワード | ||
| 講演名 | 2011-09-27 09:45 再構成可能デバイスMPLDの配置設計におけるネット単位ムーブ手法の検討と評価 ○稲木雅人・中村政智・弘中哲夫（広島市大）・石黒 隆（太陽誘電）  VLD2011-47 |
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| 抄録 | （和） | FPGA は論理セルをLUT で実現し，セル間の配線をスイッチボックスで接続することで回路を実現するが，スイッチボックスは多層・大面積を必要とし，FPGA 中での面積割合が90%を越えるとする報告もある．そこで我々はスイッチブロックを排した高面積効率な再構成可能デバイスであるMPLD を提案している．MPLDは，MLUT と呼ばれる多出力LUT のアレイから成り，論理セルと配線の両方をMLUT で実現する．シミュレーテッドアニーリング法を用いてMPLD へのセル配置を最適化する場合，論理セルをランダムに選択・移動させ，移動結果の評価値と温度に基づいて現在解を遷移させる．しかしこれでは，局所的に最適に配置できた部分回路の位置調整の平行移動が行なわれる確率は非常に低くなる．そこで本研究では，ネットを基準に，そのネットに接続されている論理セル全てを平行移動するムーブを追加することで，解空間の山を解消し良解への到達性を向上させることが可能か否かを評価検討する． |
| （英） | FPGAs realize a target circuit by realizing logic cells by LUTs and connecting wires among the logic cells by switch blocks. However, a switch block requires a large area and many routing layers, and it was reported that the area ratio of switch blocks in a recent FPGA exceeds 90%. Thus, we have proposed an area-efficient reconfigurable device, MPLD, which has no switch blocks. An MPLD consists of an array of multiple-output LUTs (MLUTs), which realize both logic cells and wire connections. When placing a circuit on an MPLD using a standard method based on simulated annealing, a logic cell is randomly selected and replaced, and then the placement is evaluated to decide if the placement is accepted or not. This method, however, rarely translates regionally optimized sub-circuits to adjust their positions. In this study, to shorten the distance between good placement solutions, we propose a net-based move in neighbor solution generation which translates the logic cells connected by a target net, and evaluate its effectiveness by experiments. |
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| キーワード | （和） | MPLD / FPGA / 配置設計 / シミュレーテッドアニーリング / ムーブ / / / |
| （英） | MPLD / FPGA / Placement / Simulated annealing / Move / / / | |
| 文献情報 | 信学技報, vol. 111, no. 216, VLD2011-47, pp. 37-42, 2011年9月. | |
| 資料番号 | VLD2011-47 | |
| 発行日 | 2011-09-19 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2011-47 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2011-09-26 - 2011-09-27 |
| 開催地（和） | 会津大学 産学イノベーションセンター(UBIC) 3Dシアター |
| 開催地（英） | University of Aizu |
| テーマ（和） | 物理設計および一般 |
| テーマ（英） | Physical-level Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2011-09-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 再構成可能デバイスMPLDの配置設計におけるネット単位ムーブ手法の検討と評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Net-based Move in Placement for a Memory-based Reconfigurable Device MPLD |
| サブタイトル（英） | |
| キーワード(1)（和/英） | MPLD / MPLD |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | 配置設計 / Placement |
| キーワード(4)（和/英） | シミュレーテッドアニーリング / Simulated annealing |
| キーワード(5)（和/英） | ムーブ / Move |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 稲木 雅人 / Masato Inagi / イナギ マサト |
| 第1著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 中村 政智 / Masatoshi Nakamura / ナカムラ マサトシ |
| 第2著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 弘中 哲夫 / Tetsuo Hironaka / ヒロナカ テツオ |
| 第3著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 石黒 隆 / Takashi Ishiguro / イシグロ タカシ |
| 第4著者 所属（和/英） | 太陽誘電株式会社 (略称： 太陽誘電) Taiyo Yuden Co., Ltd (略称： Taiyo Yuden) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-09-27 09:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2011-47 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.216 |
| ページ範囲 | pp.37-42 |
| ページ数 | 6 |
| 発行日 | 2011-09-19 (VLD) |
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