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| 講演抄録／キーワード | ||
| 講演名 | 2011-11-29 13:50 可変パイプライン段数アーキテクチャへのパワーゲーティング適用による低消費エネルギー効果の評価 ○田中将輝・佐々木敬泰・中林智之・大野和彦・近藤利夫（三重大）  CPSY2011-45 |
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| 抄録 | （和） | 近年，モバイルコンピューティングの分野ではプロセッサの消費電力の増大が問題となっており，低消費エネルギーと高性能の両立が要求されている． 著者らはこれまでにアーキテクチャレベルの低消費エネルギー化手法として，パイプライン段数を動的に変更する可変パイプライン段数アーキテクチャ（VSP:Variable Stages Pipeline)を提案している． しかしVSPは動的消費電力の削減には有効であるが，近年プロセス技術の微細化に伴い増加傾向にあるリーク電力には有効でない． そこで本研究ではVSPにおける分岐予測器に対して，パワーゲーティングを局所的に適用することで，大幅な性能低下の回避とリーク電力削減を実現する手法を提案した． その結果，電力遅延積を最大3.2%改善することができた． |
| （英） | Recently, the increase of an energy consumption of mobile computers caused by performance enhancement becomes one serious problem. Therefore, many researches for low energy and high performance computing are carring out. In order to reduce the energy consumption, a variable stages pipeline architecture (VSP), which dynamically varies the pipeline depth according to workload, is proposed. Although the VSP is effective in dynamic power, it is ineffective in leakage power.This paper applies power gating technique to a part of branch predictor in the VSP to reduce leakage power and prevent performance degradation. According to evaluation result,proposal techinique can improves 3.2% energy-delay-products. |
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| キーワード | （和） | 低電力プロセッサ / 可変パイプライン段数プロセッサ / パイプライン統合 / パワーゲーティング / 分岐予測器 / / / |
| （英） | Low-power processor / variable stages pipeline / pipeline unification / power gating / branch predictor / / / | |
| 文献情報 | 信学技報, vol. 111, no. 328, CPSY2011-45, pp. 15-20, 2011年11月. | |
| 資料番号 | CPSY2011-45 | |
| 発行日 | 2011-11-22 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2011-45 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2011-11-28 - 2011-11-30 |
| 開催地（和） | ニューウェルシティ宮崎 |
| 開催地（英） | NewWelCity Miyazaki |
| テーマ（和） | デザインガイア2011 -VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2010 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2011-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 可変パイプライン段数アーキテクチャへのパワーゲーティング適用による低消費エネルギー効果の評価 |
| サブタイトル（和） | |
| タイトル（英） | Power Estimation of Variable Stages Pipeline Processor Using Power Gating Technique |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 低電力プロセッサ / Low-power processor |
| キーワード(2)（和/英） | 可変パイプライン段数プロセッサ / variable stages pipeline |
| キーワード(3)（和/英） | パイプライン統合 / pipeline unification |
| キーワード(4)（和/英） | パワーゲーティング / power gating |
| キーワード(5)（和/英） | 分岐予測器 / branch predictor |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 田中 将輝 / Masaki Tanaka / タナカ マサキ |
| 第1著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ) |
| 第2著者 氏名（和/英/ヨミ） | 佐々木 敬泰 / Takahiro Sasaki / ササキ タカヒロ |
| 第2著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ) |
| 第3著者 氏名（和/英/ヨミ） | 中林 智之 / Tomoyuki Nakabayashi / ナカバヤシ トモユキ |
| 第3著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ) |
| 第4著者 氏名（和/英/ヨミ） | 大野 和彦 / Kazuhiko Ohno / オオノ カズヒコ |
| 第4著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ) |
| 第5著者 氏名（和/英/ヨミ） | 近藤 利夫 / Toshio Kondo / コンドウ トシオ |
| 第5著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-11-29 13:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2011-45 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.328 |
| ページ範囲 | pp.15-20 |
| ページ数 | 6 |
| 発行日 | 2011-11-22 (CPSY) |
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