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| 講演抄録／キーワード | ||
| 講演名 | 2011-11-30 11:20 組込み自己テストにおける温度均一化制御 ○村田絵理（奈良先端大）・大竹哲史（大分大/JST）・中島康彦（奈良先端大）  VLD2011-86 DC2011-62 |
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| 抄録 | （和） | LSI の微細化及び高速化に伴い，製造不良や出荷後の劣化による微小遅延欠陥がチップの信頼性に関わる重要な問題となっている．微小遅延欠陥は遅延テストや遅延測定によって検出されるが，回路の遅延値は，測定時の回路温度などによっても変動する．テスト時のチップ上の時間的及び空間的な温度変動は遅延測定精度に影響し，微小遅延欠陥の検出を妨げる要因となる．本稿では，組込み自己テスト（BIST）における高精度遅延テストを実現するため，BIST 時の回路温度均一化手法を提案する．提案手法では，スキャンFF の出力にマスク回路を付加し，スキャンシフト時のFF 出力の信号遷移を制御して組合せ回路部分の電力を調節することにより，回路温度均一化を行う．これにより，テスト時間及び故障検出率への影響なしに回路温度均一化を実現できる．ベンチマーク回路を用いた実験により，提案手法を用いることで回路温度の均一化が可能であることを示す． |
| （英） | Along with the improvement in semiconductor technology, it is important to ensure product quality that small delay defects caused by manufacturing variables and in-field degradation are detected. These defects cause delay shift. These defects must be detected by delay test. However, delay shift is caused not only by defects but also by environmental conditions such as temperature. If circuit's temperature is varied temporally and/or spatially, it would be difficult to detect the delay shift caused only by defects. This paper proposes a method of thermal uniformity control during BIST for accurate delay test. The proposed method first adds a mask circuit to the output of each scan FF of a circuit. Then the mask circuits are controlled so that the power consumption of the combinational circuit is adjusted to a uniform temperature without impact on test application time and fault coverage. Experimental results on benchmark circuits show that the proposed method can achieve thermal uniformity during BIST. | |
| キーワード | （和） | 温度均一化 / 組込み自己テスト / 遅延テスト / スキャンセルゲーティング / / / / |
| （英） | thermal-uniformity / built-in self test (BIST) / delay test / scan cell gateing / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 325, DC2011-62, pp. 197-202, 2011年11月. | |
| 資料番号 | DC2011-62 | |
| 発行日 | 2011-11-21 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2011-86 DC2011-62 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2011-11-28 - 2011-11-30 |
| 開催地（和） | ニューウェルシティ宮崎 |
| 開催地（英） | NewWelCity Miyazaki |
| テーマ（和） | デザインガイア2011 -VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2010 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2011-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 組込み自己テストにおける温度均一化制御 |
| サブタイトル（和） | |
| タイトル（英） | A Method of Thermal Uniformity Control During BIST |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 温度均一化 / thermal-uniformity |
| キーワード(2)（和/英） | 組込み自己テスト / built-in self test (BIST) |
| キーワード(3)（和/英） | 遅延テスト / delay test |
| キーワード(4)（和/英） | スキャンセルゲーティング / scan cell gateing |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 村田 絵理 / Eri Murata / ムラタ エリ |
| 第1著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第2著者 氏名（和/英/ヨミ） | 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ |
| 第2著者 所属（和/英） | 大分大学 (略称： 大分大/JST) Oita University (略称： Oita Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 中島 康彦 / Yasuhiko Nakashima / ナカシマ ヤスヒコ |
| 第3著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-11-30 11:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2011-86, DC2011-62 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.324(VLD), no.325(DC) |
| ページ範囲 | pp.197-202 |
| ページ数 | 6 |
| 発行日 | 2011-11-21 (VLD, DC) |
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