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| 講演抄録／キーワード | ||
| 講演名 | 2012-02-13 14:50 同期式設計から変換されたQDI回路のテスト生成法 ○内田行紀・村田絵理（奈良先端大）・大竹哲史（大分大/JST）・中島康彦（奈良先端大）  DC2011-83 |
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| 抄録 | （和） | Quasi-Delay-Insensitive（QDI）設計は非同期式回路の現実的な実現手法の一つとして注目されている．本稿で対象にする同期式回路から変換されたQDI回路は，ラッチ，組合せ論理，および完了検出器から構成されている．これらの構成要素には状態を持つ回路素子であるC素子が用いられており，さらに回路中にハンドシェイクのためのフィードバックが存在するため，テスト生成が困難である．本稿ではテスト生成を困難にしている問題を分類し，それぞれに対する対策を講じることで，既存のテスト生成ツールでのテスト生成高速化および故障検出率の向上を図る． |
| （英） | Quasi-Delay-Insensitive(QDI) design has been attracting attention as one of the practical techniques for implementation of asynchronous circuits. This paper deals with QDI circuits converted from synchronous circuits. A converted circuit has latches, combinational logic blocks, and completion detectors. Since these components include C-elements which have bi-stability and the circuit has feedback loops for handshaking between latches, test generation of the circuits is difficult. In this study, we categorize the causes of difficulty and propose a solution for each problem, for improving fault coverage and reducing test generation time using commercial test generation tools. | |
| キーワード | （和） | 非同期回路 / Quasi-Delay-Insensitive / テスト生成 / テスト容易化設計 / 同期-非同期変換 / / / |
| （英） | Asynchronous circuits / Quasi-Delay-Insensitive / test generation / design-for-testability / synchronous-asynchronous conversion / / / | |
| 文献情報 | 信学技報, vol. 111, no. 435, DC2011-83, pp. 43-48, 2012年2月. | |
| 資料番号 | DC2011-83 | |
| 発行日 | 2012-02-06 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2011-83 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2012-02-13 - 2012-02-13 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2012-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 同期式設計から変換されたQDI回路のテスト生成法 |
| サブタイトル（和） | |
| タイトル（英） | A Test Generation Method for Synchronously Designed QDI Circuits |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 非同期回路 / Asynchronous circuits |
| キーワード(2)（和/英） | Quasi-Delay-Insensitive / Quasi-Delay-Insensitive |
| キーワード(3)（和/英） | テスト生成 / test generation |
| キーワード(4)（和/英） | テスト容易化設計 / design-for-testability |
| キーワード(5)（和/英） | 同期-非同期変換 / synchronous-asynchronous conversion |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 内田 行紀 / Koki Uchida / ウチダ コウキ |
| 第1著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第2著者 氏名（和/英/ヨミ） | 村田 絵理 / Eri Murata / ムラタ エリ |
| 第2著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第3著者 氏名（和/英/ヨミ） | 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ |
| 第3著者 所属（和/英） | 大分大学 (略称： 大分大/JST) Oita University (略称： Oita Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 中島 康彦 / Yasuhiko Nakashima / ナカシマ ヤスヒコ |
| 第4著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-02-13 14:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2011-83 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.435 |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2012-02-06 (DC) |
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