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| 講演抄録／キーワード | ||
| 講演名 | 2012-03-02 15:45 ヘテロジニアスなマルチコアプロセッサ向け分散TLB機構の設計と実装 ○川瀬大樹・水頭一壽・松谷宏紀・山崎信行（慶大）  CPSY2011-84 DC2011-88 |
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| 抄録 | （和） | 組込みシステム向けマルチコアアーキテクチャでは，アプリケーションに合わ せて大きさや機能，速度の異なるプロセッサやメモリ，及び各種I/Oを Network-on-Chip（NoC）を用いて接続したヘテロジニアスな構成が有効であ る． 本研究では，ヘテロジニアスなマルチコアプロセッサ向けに，分散 TLB（Translation-Lookaside Buffer）を用いた効率的なメモリ管理機構を提 案する． 具体的には，コアごとに専用の小規模な1次TLB，及び全コアで共有する2 次TLBを実装し，各コアにおいて1次TLBでミスが生じた場合のみ，2 次TLBにアクセスする． このようなヘテロジニアスなマルチコアにおいて，コアごとの1次TLBサイズ を調節することでTLB全体の高性能化及び面積コストの削減を図る． 予備評価の結果，階層構造を持たないTLB機構の場合と比較して， 分散TLB機構では面積と消費電力の軽減が確認された． |
| （英） | Heterogeneous multi-core architecture, in which processor cores, memory modules, and I/O modules with various sizes, functions, and speeds are interconnected via Network-on-Chip (NoC), is one of attractive solutions for embedded systems customized for a given application set. In this paper, we propose a distributed TLB (Translation-Lookaside Buffer) mechanism for efficient memory management on the heterogeneous multi-core processors. Specifically, small-sized level-1 TLBs dedicated to each processor core and a single large-sized level-2 TLB shared by all processor cores are implemented on a chip. The level-2 TLB is accessed only when a level-1 TLB miss is incurred. Performance, area, and power of the distributed TLB mechanism can be further optimized by adjusting entry sizes of level-1 TLBs. Preliminary evaluation results show that the distributed TLB mechanism can reduce the area and power compared to single-level flat TLB architecture. |
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| キーワード | （和） | マルチコア / ヘテロジニアス / TLB / 組込みシステム / / / / |
| （英） | multicore / heterogeneous / TLB / embedded system / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 461, CPSY2011-84, pp. 85-90, 2012年3月. | |
| 資料番号 | CPSY2011-84 | |
| 発行日 | 2012-02-24 (CPSY, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2011-84 DC2011-88 |
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| 研究会情報 | |
| 研究会 | CPSY DC IPSJ-SLDM IPSJ-EMB |
| 開催期間 | 2012-03-02 - 2012-03-03 |
| 開催地（和） | ホテル松島大観荘 |
| 開催地（英） | |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2012 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2012-03-CPSY-DC-SLDM-EMB |
| 本文の言語 | 日本語 |
| タイトル（和） | ヘテロジニアスなマルチコアプロセッサ向け分散TLB機構の設計と実装 |
| サブタイトル（和） | |
| タイトル（英） | Design and implementation of distributed TLB mechanism for heterogeneous multi-core processors |
| サブタイトル（英） | |
| キーワード(1)（和/英） | マルチコア / multicore |
| キーワード(2)（和/英） | ヘテロジニアス / heterogeneous |
| キーワード(3)（和/英） | TLB / TLB |
| キーワード(4)（和/英） | 組込みシステム / embedded system |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 川瀬 大樹 / Daiki Kawase / カワセ ダイキ |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 水頭 一壽 / Kazutoshi Suito / スイトウ カズトシ |
| 第2著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 松谷 宏紀 / Hiroki Matsutani / マツタニ ヒロキ |
| 第3著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 山崎 信行 / Nobuyuki Yamasaki / ヤマサキ ノブユキ |
| 第4著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-03-02 15:45:00 |
| 発表時間 | 30分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2011-84, DC2011-88 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.461(CPSY), no.462(DC) |
| ページ範囲 | pp.85-90 |
| ページ数 | 6 |
| 発行日 | 2012-02-24 (CPSY, DC) |
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