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| 講演名 | 2012-03-05 10:50 Low-k/Cu配線層にシリンダキャパシタを内包したロジックIP準拠・混載DRAMデバイス ○久米一平・井上尚也・肱岡健一郎・川原 潤・武田晃一・古武直也・白井浩樹・風間賢也・桑原愼一・渡會雅敏・佐甲 隆・高橋寿史・小倉 卓・泰地稔二・笠間佳子（ルネサス エレクトロニクス）  SDM2011-177 |
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| 抄録 | （和） | 従来のeDRAMでは、M1とトランジスタの間にシリンダ容量を配置するために、極めて高いコンタクトを設ける必要がある。LSIの微細化に伴い、その高コンタクトに起因する寄生抵抗や寄生容量が大きくなり、ゲート遅延が増加しpure logicとのIP互換性の確保が困難になりつつある。そこで、シリンダ容量をM1～M2層間に挿入し、コンタクト (CT) 高さを低減するLogic-IP compatible (LIC) 構造の検討を行った。28nm世代の寸法を用いたシミュレーションによるゲート遅延見積りと、40nm世代のプロセスを用いて作製したLIC-eDRAMテストチップのゲート遅延測定ならびにDRAM動作の評価を行った。その結果、LIC構造を採用することで、従来構造よりも遅延劣化が大幅に改善し、例えばインバータ遅延の劣化量は、pure logicに対してΔτd < 5%に抑えられることを確認した。また、LIC-eDRAMにおける書き込みテストにおいて、DRAMマクロがメモリ動作することを確認した。 |
| （英） | We have confirmed the basic performance of a Logic-IP compatible (LIC) eDRAM with cylinder capacitors in the low-k/Cu BEOL layers. The LIC-eDRAM reduces the contact (CT) height, or essentially the RC delays due to the parasitic component to the contact. By circuit simulation, a 28-nm-node LIC-eDRAM with the reduced CT height controls the logic delay with Δτd <5% to that of 28-nm-node standard CMOS logics, enabling us ensure the logic IP compatibility. This was confirmed also by a 40-nm-node LIC-eDRAM test-chip fabricated. The 40-nm-node inverter delays in the test-chip were controlled actually within Δτd < 5%, referred to those of a pure-CMOS logic LSI. Meanwhile the retention time of the DRAM macro was in the range of milliseconds, which has no difference to that of a conventional eDRAM. | |
| キーワード | （和） | 混載メモリ / DRAM / 28nmノード / ロジックIP準拠 / / / / |
| （英） | Embedded memory / DRAM / 28nm-node / Logic IP compatible / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 463, SDM2011-177, pp. 7-11, 2012年3月. | |
| 資料番号 | SDM2011-177 | |
| 発行日 | 2012-02-27 (SDM) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SDM2011-177 |
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