講演抄録/キーワード |
講演名 |
2012-04-24 14:15
[依頼講演] 低電力ディスターブ緩和技術を備えた40nm 0.5V 12.9pJ/access 8T SRAM ○吉本秀輔・寺田正治・奥村俊介(神戸大)・鈴木利一・宮野信治(半導体理工学研究センター)・川口 博・吉本雅彦(神戸大) ICD2012-14 エレソ技報アーカイブへのリンク:ICD2012-14 |
抄録 |
(和) |
本論文では,低電圧かつ低消費電力な動作を実現可能な低電力ディスターブ緩和技術を提案する.提案技術は,プリチャージレスイコライザ及び小振幅ライトバックドライバから構成され,リーク電力及び書込み時のアクティブエネルギを削減出来る.40nmプロセスを用いて,512Kbの8T SRAMを試作し実測評価したところ,読出し:書込み=50%:50%の条件において,消費エネルギ12.9 W/MHz,0.5Vでの単一動作を実現した.また,従来ライトバック手法に比べて,書込み時アクティブエネルギを59.4%,リーク電力を26.0%削減出来る事を示した. |
(英) |
This paper presents a novel disturb mitigation scheme which achieves low-power and low-voltage operation for a deep sub-micron SRAM macro. The classic write-back scheme overcame a half-select problem and improved a yield; however, the conventional scheme consumed more power due to charging and discharging all write bitlines (WBLs) in a sub block. Our proposed scheme consists of a floating bitline technique and a low-swing bitline driver (LSBD). This scheme decreases active leakage and active power by 33% and 37% at the FF corner, respectively. In other process corners, more active power reduction can be expected. We fabricated a 512-Kb 8T SRAM test chip that operates at a single 0.5-V supply voltage. The proposed scheme achieves 1.52-W/MHz active energy in a write cycle and 72.8-W leakage power, which are 59.4% and 26.0% better than the conventional write-back scheme. The total energy is 12.9 W/MHz at 0.5 V in a 50%-read / 50%-write operation. |
キーワード |
(和) |
SRAM / 8T / ディスターブ / ハーフセレクト / ライトバック / / / |
(英) |
SRAM / 8T / disturb / half-select / write back / / / |
文献情報 |
信学技報, vol. 112, no. 15, ICD2012-14, pp. 73-78, 2012年4月. |
資料番号 |
ICD2012-14 |
発行日 |
2012-04-16 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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