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| 講演抄録／キーワード | ||
| 講演名 | 2012-05-31 10:55 束データ方式による非同期式回路のFPGA設計支援ツールセットの構築 ○滝澤恵多郎・飯塚 成・齋藤 寛（会津大）  VLD2012-9 |
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| 抄録 | （和） | 本稿では，FPGA への実装を対象とした非同期式回路の設計支援ツールセットを提案する．提案するツールセットでは，束データ方式による非同期式回路の設計制約コマンド生成の自動化，タイミング検証の自動化，タイミング違反時の遅延調整の自動化を行う．提案するツールセットと商用のFPGA 設計ツールを使用することにより，FPGA を対象とした束データ方式による非同期式回路設計が容易に行える． 実験では，2 つのベンチマークに対し提案するツールセットを適用し，回路面積，実行時間，消費電力，消費エネルギーの観点から同期式回路との比較を行う． |
| （英） | This paper proposes a design support tool set for asynchronous circuits with bundled-data implemen-tation which are implemented on a field programmable gate array (FPGA). The proposed tool set automates generation of delay elements and design constraints, timing veri cation, and delay adjustment for bundled-data implementation which are not supported by commercial FPGA design tools. Using the proposed tool set with a commercial FPGA design tool, the design of bundled-data implementation on an FPGA becomes easy. Also, this paper evaluates the synthesized circuits in terms of area, latency, power consumption, and energy consumption for two benchmarks comparing with the synchronous counterparts. |
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| キーワード | （和） | 束データ方式による非同期式回路 / FPGA / 制約生成 / タイミング検証 / / / / |
| （英） | asynchronous circuits with bundled-data implementation / FPGA / constraint generation / timing veri cation / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 71, VLD2012-9, pp. 49-54, 2012年5月. | |
| 資料番号 | VLD2012-9 | |
| 発行日 | 2012-05-23 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2012-9 |
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| 研究会情報 | |
| 研究会 | IPSJ-SLDM VLD |
| 開催期間 | 2012-05-30 - 2012-05-31 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2012-05-SLDM-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 束データ方式による非同期式回路のFPGA設計支援ツールセットの構築 |
| サブタイトル（和） | |
| タイトル（英） | Development of an FPGA Design Support Tool Set for Asynchronous Circuits with Bundled-data Implementation |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 束データ方式による非同期式回路 / asynchronous circuits with bundled-data implementation |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | 制約生成 / constraint generation |
| キーワード(4)（和/英） | タイミング検証 / timing veri cation |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 滝澤 恵多郎 / Keitaro Takizawa / タキザワ ケイタロウ |
| 第1著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： Univ. of Aizu) |
| 第2著者 氏名（和/英/ヨミ） | 飯塚 成 / Minoru Iizuka / イイヅカ ミノル |
| 第2著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： Univ. of Aizu) |
| 第3著者 氏名（和/英/ヨミ） | 齋藤 寛 / Hiroshi Saito / サイトウ ヒロシ |
| 第3著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： Univ. of Aizu) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-05-31 10:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2012-9 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.71 |
| ページ範囲 | pp.49-54 |
| ページ数 | 6 |
| 発行日 | 2012-05-23 (VLD) |
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