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| 講演抄録／キーワード | ||
| 講演名 | 2012-07-27 11:15 4次Fractional-N PLL周波数シンセサイザにおけるループ最適化 ○桝井昇一（富士通研）・イ ジョンギュウ（東北大）  ICD2012-27 |
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| 抄録 | （和） | 本報告では、5usecのセトリング時間実現を目的とした、4次Fractional-N PLL周波数シンセサイザのループ最適化設計手法について提案する。本手法では、MATLAB Control System Toolboxの利用により、セトリング時間とループ帯域の正確な関係を導出することによって、従来手法における2次式への近似による不正確さを克服し、同時に、プロセス・電圧・温度（PVT）変動によるばらつきの影響の排除を特徴とする。最適化設計手法は、1) さまざまなPVT条件におけるセトリング時間とループ帯域の正確な関係の導出、2) 位相雑音と面積の関係の導出、3) PLLループ要素の導出の3つのステップで構成される。最適化設計手法は、1.8V 0.18um CMOSテクノロジによるシミュレーションと実験結果によって正当性を検証された。 |
| （英） | We propose a methodology of loop design optimization for fourth-order fractional-N PLL frequency synthesizers featuring a settling time of 5usec for applications such as an automobile smart-key systems. The optimized design flow overcomes the inaccuracy to derive the relationship between the settling time and loop bandwidth in the fourth-order PLL by using MATLAB Control System Toolbox and features the worst-case design against the process, voltage and temperature (PVT) variations in the loop filter components. Also the tradeoff between the phase noise and area is considered. The optimization process consists of 1) derivation of the accurate relationship between the settling time and loop bandwidth for various PVT conditions, 2) derivation of phase noise and area as a function of an area-dominant filter capacitance, and 3) derivation of all loop filter components. The optimized design result is verified with circuit simulations and experimental results designed in a 1.8V 0.18um CMOS technology. | |
| キーワード | （和） | 位相ロックループ / 周波数シンセサイザ / ループ設計 / / / / / |
| （英） | phase locked loop / frequency synthesizer / loop design / / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 159, ICD2012-27, pp. 59-64, 2012年7月. | |
| 資料番号 | ICD2012-27 | |
| 発行日 | 2012-07-19 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2012-27 |
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| 研究会情報 | |
| 研究会 | ICD ITE-IST |
| 開催期間 | 2012-07-26 - 2012-07-27 |
| 開催地（和） | 山形大学米沢キャンパス |
| 開催地（英） | Yamagata University |
| テーマ（和） | アナログ、アナデジ混載、RF及びセンサインタフェース回路 |
| テーマ（英） | Analog, Mixed analog and digital, RF, and sensor interface circuitry |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2012-07-ICD-IST |
| 本文の言語 | 日本語 |
| タイトル（和） | 4次Fractional-N PLL周波数シンセサイザにおけるループ最適化 |
| サブタイトル（和） | |
| タイトル（英） | Loop Design Optimization for Fourth-Order Fractional-N PLL Frequency Synthesizers |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 位相ロックループ / phase locked loop |
| キーワード(2)（和/英） | 周波数シンセサイザ / frequency synthesizer |
| キーワード(3)（和/英） | ループ設計 / loop design |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 桝井 昇一 / Shoichi Masui / マスイ ショウイチ |
| 第1著者 所属（和/英） | 富士通研究所 (略称： 富士通研) Fujitsu Laboratories (略称： Fujitsu Labs) |
| 第2著者 氏名（和/英/ヨミ） | イ ジョンギュウ / Lee Jun-Gyu / イ ジョンギュウ |
| 第2著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-07-27 11:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2012-27 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.159 |
| ページ範囲 | pp.59-64 |
| ページ数 | 6 |
| 発行日 | 2012-07-19 (ICD) |
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