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| 講演抄録／キーワード | ||
| 講演名 | 2012-08-02 17:30 GPGPU実装されたブロック暗号のための性能モデルの提案 ○西川尚紀・岩井啓輔・黒川恭一（防衛大）  CPSY2012-16 |
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| 抄録 | （和） | 本稿では，GPGPU 実装する前にその性能を手軽に予測可能な，ブロック暗号向けの性能モデルのプロトタイプを提案する．性能モデルの重要な要素は，ソフトウェア実装に最適化されたブロック暗号のアルゴリズムが，主にテーブルアクセス，拡大鍵アクセス，論理演算の限定された3要素で構成されている事実に注目したことにある．本稿では，提案モデルを簡易的にテストするため，CUDA GPUにおいて十分なスレッド数が起動している状態では，論理演算がメモリアクセスのバックグラウンドに隠蔽されると仮定した．FermiとGT200アーキテクチャの2世代に渡る計6種類のCUDA GPU に対して提案モデルを適用したところ，予測値と実測値の誤差は最大でそれぞれ10.5%及び17.5%に抑えられた．なお、この誤差の違いは，Camelliaの論理演算がAESの3倍程度であり，Camelliaでは論理演算が完全にメモリアクセスに隠蔽されなかったことにあると考えられる． |
| （英） | In this paper, we present a prototype of performance model of block ciphers using GPGPU whose encryption latency is readily predictable before the implementation. Essential point of the performance model is that block cipher algorithms optimized in software are comprised of only three components (table access, extended key access, and logical operations). Herein, to test the prototype briefly on CUDA GPUs, we assumed that the latency of the logical operations is hidden under that of the memory accesses if adequate number of threads are running. Applying the model on two generations (Fermi and GT200) of six CUDA GPUs, the error values of AES and Camellia between the estimated and measured latencies were 10.5 % and 17.5 % at the maximum, respectively. The reason for the difference of the error is because the number of logical operations in Camellia is third times that in AES; and then the logical operation latency was not completely hidden under the memory accesses | |
| キーワード | （和） | GPGPU / CUDA / ブロック暗号 / 性能モデル / / / / |
| （英） | GPGPU / CUDA / Block Cipher / Performance Model / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 173, CPSY2012-16, pp. 43-48, 2012年8月. | |
| 資料番号 | CPSY2012-16 | |
| 発行日 | 2012-07-26 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2012-16 |
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| 研究会情報 | |
| 研究会 | DC CPSY |
| 開催期間 | 2012-08-02 - 2012-08-03 |
| 開催地（和） | とりぎん文化会館 |
| 開催地（英） | Torigin Bunka Kaikan |
| テーマ（和） | 2012年並列／分散／協調処理に関する『鳥取』サマー・ワークショップ（SWoPP鳥取2012） |
| テーマ（英） | Summer United Workshops on Parallel, Distributed and Cooperative Processing "Tottori" (SWoPP 2012) |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2012-08-DC-CPSY |
| 本文の言語 | 日本語 |
| タイトル（和） | GPGPU実装されたブロック暗号のための性能モデルの提案 |
| サブタイトル（和） | |
| タイトル（英） | Proposal of performance model for block ciphers using GPGPU |
| サブタイトル（英） | |
| キーワード(1)（和/英） | GPGPU / GPGPU |
| キーワード(2)（和/英） | CUDA / CUDA |
| キーワード(3)（和/英） | ブロック暗号 / Block Cipher |
| キーワード(4)（和/英） | 性能モデル / Performance Model |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 西川 尚紀 / Naoki Nishikawa / ニシカワ ナオキ |
| 第1著者 所属（和/英） | 防衛大学校 (略称： 防衛大) National Defense Academy of Japan (略称： NDA) |
| 第2著者 氏名（和/英/ヨミ） | 岩井 啓輔 / Keisuke Iwai / イワイ ケイスケ |
| 第2著者 所属（和/英） | 防衛大学校 (略称： 防衛大) National Defense Academy of Japan (略称： NDA) |
| 第3著者 氏名（和/英/ヨミ） | 黒川 恭一 / Takakazu Kurokawa / クロカワ タカカズ |
| 第3著者 所属（和/英） | 防衛大学校 (略称： 防衛大) National Defense Academy of Japan (略称： NDA) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-08-02 17:30:00 |
| 発表時間 | 30分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2012-16 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.173 |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2012-07-26 (CPSY) |
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