講演抄録/キーワード |
講演名 |
2012-10-19 09:25
コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成 ○藤岡与周(八戸工大)・亀山充隆(東北大) VLD2012-47 SIP2012-69 ICD2012-64 IE2012-71 エレソ技報アーカイブへのリンク:ICD2012-64 |
抄録 |
(和) |
動的再構成VLSIプロセッサのコンフィグレーションメモリ容量のサイズを大幅に減少するために,レジスタトランスファレベルパケット転送法を提案している.自律的なパケットデータ転送とオフラインスケジューリング・アロケーションを効果的に用いたセミオートノマスパケットルーティングに基づき,従来の動的再構成並列VLSIプロセッサのコンフィギュレーションメモリ容量の減少を実現している.条件分岐が存在する場合でも,パケットルーティング制御記憶容量が従来の動的再構成VLSIと比べて十分に減少できることを明らかにしている. |
(英) |
Register-transfer-level packet routing scheme is proposed for intra-chip data transfer to make the size of configuration memory for dynamically reconfigurable VLSI processors greatly reduced. Configuration memory reduction in the conventional dynamically reconfigurable parallel VLSI processor can be achieved based on semi-autonomous packet routing, where both autonomous packet data transfer and offline scheduling/allocation are effectively utilized. It is demonstrated that we can make the control storage size much smaller than the conventional dynamically reconfigurable VLSI, even in the case where the CDFG contains many conditional branches. |
キーワード |
(和) |
粗粒度再構成可能VLSIプロセッサ / セミオートノマスパケットルーティング / コンフィギュレーションメモリ / 条件分岐 / / / / |
(英) |
coarse-grain reconfigurable VLSI processor / semi-autonomous packet routing / configuration memory / conditional branches / / / / |
文献情報 |
信学技報, vol. 112, no. 247, ICD2012-64, pp. 39-44, 2012年10月. |
資料番号 |
ICD2012-64 |
発行日 |
2012-10-11 (VLD, SIP, ICD, IE) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
VLD2012-47 SIP2012-69 ICD2012-64 IE2012-71 エレソ技報アーカイブへのリンク:ICD2012-64 |
研究会情報 |
研究会 |
IE SIP ICD VLD IPSJ-SLDM |
開催期間 |
2012-10-18 - 2012-10-19 |
開催地(和) |
ホテルルイズ(盛岡)【変更】 |
開催地(英) |
Hotel Ruiz |
テーマ(和) |
システムLSIの応用と要素技術、プロセッサ、DSP、画像処理技術および一般 |
テーマ(英) |
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講演論文情報の詳細 |
申込み研究会 |
ICD |
会議コード |
2012-10-IE-SIP-ICD-VLD-SLDM |
本文の言語 |
日本語 |
タイトル(和) |
コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成 |
サブタイトル(和) |
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タイトル(英) |
Design of a Packet-Transfer-Based Dynamic Reconfigurable VLSI Processor for Reduction of a Configuration Memory Size |
サブタイトル(英) |
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キーワード(1)(和/英) |
粗粒度再構成可能VLSIプロセッサ / coarse-grain reconfigurable VLSI processor |
キーワード(2)(和/英) |
セミオートノマスパケットルーティング / semi-autonomous packet routing |
キーワード(3)(和/英) |
コンフィギュレーションメモリ / configuration memory |
キーワード(4)(和/英) |
条件分岐 / conditional branches |
キーワード(5)(和/英) |
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キーワード(6)(和/英) |
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キーワード(7)(和/英) |
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キーワード(8)(和/英) |
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第1著者 氏名(和/英/ヨミ) |
藤岡 与周 / Yoshichika Fujioka / フジオカ ヨシチカ |
第1著者 所属(和/英) |
八戸工業大学 (略称: 八戸工大)
Hachinohe Institute of Technology (略称: Hachinohe Inst. of Tech.) |
第2著者 氏名(和/英/ヨミ) |
亀山 充隆 / Michitaka Kameyama / カメヤマ ミチタカ |
第2著者 所属(和/英) |
東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku Univ.) |
第3著者 氏名(和/英/ヨミ) |
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第18著者 氏名(和/英/ヨミ) |
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第20著者 氏名(和/英/ヨミ) |
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講演者 |
第1著者 |
発表日時 |
2012-10-19 09:25:00 |
発表時間 |
25分 |
申込先研究会 |
ICD |
資料番号 |
VLD2012-47, SIP2012-69, ICD2012-64, IE2012-71 |
巻番号(vol) |
vol.112 |
号番号(no) |
no.245(VLD), no.246(SIP), no.247(ICD), no.248(IE) |
ページ範囲 |
pp.39-44 |
ページ数 |
6 |
発行日 |
2012-10-11 (VLD, SIP, ICD, IE) |
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