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| 講演抄録／キーワード | ||
| 講演名 | 2012-11-26 16:50 歩留まり改善のための2つの遅延値に調整可能な遅延素子に対する遅延調整手法 ○増子 駿・小平行秀（会津大）  VLD2012-69 DC2012-35 |
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| 抄録 | （和） | LSIの微細加工技術が進歩する一方で，製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している．近年，このタイミング違反による歩留まり低下を解消するために，製造前にPDEと呼ばれる遅延調整可能な素子をクロック木に挿入し，製造後にタイミング違反を解消するようにPDEの遅延調整を行う手法が検討されている．本稿では2つの遅延値に調整可能なPDEを使用することを前提に，PDE構造，市販のLSI設計ツールを用いてPDEを付加した回路を設計するためのフロー，テスト回数を抑えて歩留まりを最大にするPDEの遅延調整手法を提案し，計算機実験によりその性能を評価する． |
| （英） | Due to progressing the process technology in LSI and increasing delay variations of interconnection and gate delays after fabrication, timing violations cause significant reduction in the yield of LSI chips. To recover the timing violations, programmable delay elements called PDEs are inserted into the clock tree before fabrication and their delays are tuned after fabrication. In this paper, we use PDEs with two delay value and propose a PDE structure, a design flow for circuits with the PDEs using commercial IC design tools, and a delay tuning method of the PDE for the yield improvement and the reduction of the number of tests. Experimental results show that the proposed method is effective. | |
| キーワード | （和） | 遅延ばらつき / タイミング違反 / 歩留まり / 遅延調整可能素子 / / / / |
| （英） | delay variation / timing violation / yield / programmable delay element / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 320, VLD2012-69, pp. 57-62, 2012年11月. | |
| 資料番号 | VLD2012-69 | |
| 発行日 | 2012-11-19 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2012-69 DC2012-35 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2012-11-26 - 2012-11-28 |
| 開催地（和） | 九州大学百年講堂 |
| 開催地（英） | Centennial Hall Kyushu University School of Medicine |
| テーマ（和） | デザインガイア2012 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2012 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2012-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 歩留まり改善のための2つの遅延値に調整可能な遅延素子に対する遅延調整手法 |
| サブタイトル（和） | |
| タイトル（英） | A Delay Tuning Method of Programmable Delay Element with Two Delay Values for Yield Improvement |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 遅延ばらつき / delay variation |
| キーワード(2)（和/英） | タイミング違反 / timing violation |
| キーワード(3)（和/英） | 歩留まり / yield |
| キーワード(4)（和/英） | 遅延調整可能素子 / programmable delay element |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 増子 駿 / Hayato Mashiko / マシコ ハヤト |
| 第1著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： UoA) |
| 第2著者 氏名（和/英/ヨミ） | 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ |
| 第2著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： UoA) |
| 第3著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2012-11-26 16:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2012-69, DC2012-35 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.320(VLD), no.321(DC) |
| ページ範囲 | pp.57-62 |
| ページ数 | 6 |
| 発行日 | 2012-11-19 (VLD, DC) |
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