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| 講演抄録／キーワード | ||
| 講演名 | 2012-11-28 09:50 ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価 ○大谷 拓・堀 遼平・上岡泰輔（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）  VLD2012-90 DC2012-56 |
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| 抄録 | （和） | 当研究室では，ビア層をカスタマイズすることで任意の論理を実現可能なビアプログラマブルロジックVPEXの開発，研究を行っている．これまでは論理合成ツールを用いた性能評価を行い，ASICや他のプログラマブルデバイスとの面積・遅延性能比較を行ってきた．本論文では，面積・遅延性能評価の精度向上と，消費電力の評価を行うために，配置配線ツールIC Compilerを用いてレイアウトを作成した．配置セルとして通常のスタンダードセルを用いる標準ASICフローと，VPEXのロジックエレメントを使用する疑似VPEXフローの２種類の方法で，IC Compilerで自動配置配線を行っている．配置結果に対して， PrimeTimeを用いて，ASICを比較基準とする，VPEXのロジックエレメントの遅延・消費電力性能評価を行い，他研究機関（台湾 元智大学）で提案され，同様の手法で評価が行われているプログラマブルデバイスVCLBとの性能比較を行った．その結果，同じ動作速度条件で面積を比較すると，ASICに対して，VPEXは2.5倍となり，5倍であるVCLBと比較して面積が約半分であることが明らかになった．VPEXの消費電力はASICに対し1.3倍から4.5倍とばらつきがあるがVCLBとほぼ同等となった． |
| （英） | We have been studying via programmable structured ASIC architecture “VPEX” which can realize arbitrary logic by customizing via layer. We have made performance evaluations of area and delay using logic synthesis tool. In this paper, we have established a layout design flow using IC Compiler in order to evaluate these performances and power performance more accurately. There are two design flows; one is a “standard ASIC flow” in which normal standard cell is used, and another is “pseudo-VPEX flow” in which logic element of VPEX is used as a placement cell. The area, delay and power performance of VPEX are evaluated by PrimeTime, and compared with ASIC and structured ASIC architecture VCLB (Via-Configurable Logic Block) which was proposed in Yuan-Ze University. As a result, the area of VPEX is estimated as 2.5 times that of ASIC and as half of VCLB which is 5 times that of ASIC. The power consumption of VPEX is 1.3-4.5 times as large as that of ASIC, and as same as that of VCLB. | |
| キーワード | （和） | ビアプログラマブル / ストラクチャードASIC / Exclusive-OR / / / / / |
| （英） | Via Programmable / structured ASIC / Exclusive-OR / / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 320, VLD2012-90, pp. 177-182, 2012年11月. | |
| 資料番号 | VLD2012-90 | |
| 発行日 | 2012-11-19 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2012-90 DC2012-56 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2012-11-26 - 2012-11-28 |
| 開催地（和） | 九州大学百年講堂 |
| 開催地（英） | Centennial Hall Kyushu University School of Medicine |
| テーマ（和） | デザインガイア2012 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2012 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2012-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Performance evaluation of Via Programmable Logic VPEX using P&R tool |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ビアプログラマブル / Via Programmable |
| キーワード(2)（和/英） | ストラクチャードASIC / structured ASIC |
| キーワード(3)（和/英） | Exclusive-OR / Exclusive-OR |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 大谷 拓 / Taku Otani / オオタニ タク |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第2著者 氏名（和/英/ヨミ） | 堀 遼平 / Ryohei Hori / |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第3著者 氏名（和/英/ヨミ） | 上岡 泰輔 / Taisuke Ueoka / ウエオカ タイスケ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第4著者 氏名（和/英/ヨミ） | 吉川 雅弥 / Masaya Yoshikawa / ヨシカワ マサヤ |
| 第4著者 所属（和/英） | 名城大学 (略称： 名城大) Meijo University (略称： Meijo Univ) |
| 第5著者 氏名（和/英/ヨミ） | 藤野 毅 / Takeshi Fujino / フジノ タケシ |
| 第5著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-11-28 09:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2012-90, DC2012-56 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.320(VLD), no.321(DC) |
| ページ範囲 | pp.177-182 |
| ページ数 | 6 |
| 発行日 | 2012-11-19 (VLD, DC) |
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