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| 講演抄録／キーワード | ||
| 講演名 | 2013-04-26 16:40 隣接テスト機構を用いたオンチップ遅延測定法 ○加藤健太郎（鶴岡高専）  CPSY2013-8 DC2013-8 |
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| 抄録 | （和） | 本研究では隣接テスト機構を用いたTime to Digital Converter (TDC) によるオンチップ遅延測定法を提案する．隣接テスト機構は任意の1ビット遷移パターンを生成することが可能である．このため従来のパスの活性化法よりも多くのパスをハザードなしに活性化することができる．従ってより多くのパスを高い精度で測定することができ，ロジック回路の内部パスの高品質な遅延解析が実現される．また隣接テスト機構は，入力されたベクトルを逐次１ビット遷移させることによりパスを活性化する．このため一般に１テストベクトルで活性化可能なパス数は，従来法と比較して多くなる．従って測定に要するスキャンイン回数を削減できる．評価実験から提案法適用により，平均で測定に必要なテストベクトル数がエンハンスドスキャンを用いた場合の56.2%となる．単一経路活性化可能パス数が従来のLaunch on Shift (LOS) ，Launch on Capture (LOC) 活性化を用いた測定法と比較して7.1倍，3.5倍増加する．面積オーバヘッドは49.3%となり，これはスタンダードスキャンの35.8%，従来法の19.3%増となる． |
| （英） | This paper proposes an on-chip delay measurement using adjacent test architecture with TDC (Time to Digital Converter). The adjacent Test architecture can sensitize arbitrary single sentizable path. Therefore the proposed method can sensitize more hazard free paths than conventional approach. Hence it can measure more paths with high accuracy. In addition because the proposed method sensitizes paths with subsequent single bit transition, it sensitizes more paths per a scan operation. Hence the required number of seed vector is smaller than the conventional approach. The evaluation shows that the number of vectors is 56.2% of that of enhanced scan. The number of sensitizable paths is7.1 and 3.5 times of those of LOS and LOC measurement, respectively.The area overhead is 49.3%. | |
| キーワード | （和） | 微小遅延故障 / 遅延測定 / 隣接テストパターン生成可能スキャン / 遅延故障容易化フリップフロップ / / / / |
| （英） | small delay defect / delay measurement / adjacent testable flip flop / flip flop with delay fault testability / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 22, DC2013-8, pp. 43-48, 2013年4月. | |
| 資料番号 | DC2013-8 | |
| 発行日 | 2013-04-19 (CPSY, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2013-8 DC2013-8 |
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| 研究会情報 | |
| 研究会 | DC CPSY |
| 開催期間 | 2013-04-26 - 2013-04-26 |
| 開催地（和） | 首都大学東京秋葉原サテライトキャンパス |
| 開催地（英） | |
| テーマ（和） | ディペンダブルコンピューティングシステムおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2013-04-DC-CPSY |
| 本文の言語 | 日本語 |
| タイトル（和） | 隣接テスト機構を用いたオンチップ遅延測定法 |
| サブタイトル（和） | |
| タイトル（英） | On-Chip Delay Measurement Using Adjacent Test Architecture |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 微小遅延故障 / small delay defect |
| キーワード(2)（和/英） | 遅延測定 / delay measurement |
| キーワード(3)（和/英） | 隣接テストパターン生成可能スキャン / adjacent testable flip flop |
| キーワード(4)（和/英） | 遅延故障容易化フリップフロップ / flip flop with delay fault testability |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 加藤 健太郎 / Kentaroh Katoh / カトウ ケンタロウ |
| 第1著者 所属（和/英） | 鶴岡工業高等専門学校 (略称： 鶴岡高専) Tsuruoka National College of Technology (略称： TNCT) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-04-26 16:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | CPSY2013-8, DC2013-8 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.21(CPSY), no.22(DC) |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2013-04-19 (CPSY, DC) |
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