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| 講演抄録／キーワード | ||
| 講演名 | 2013-07-11 18:00 配線セグメント長を考慮したSOMベースFPGA配置手法 ○濱田哲郎・尼崎太樹・飯田全広・久我守弘・末吉敏則（熊本大）  CAS2013-16 VLD2013-26 SIP2013-46 MSS2013-16 |
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| 抄録 | （和） | FPGA（Field Programmable Gate Array）の設計工程において配置は最も時間を要する処理の一つである． FPGA配置問題に対し従来は焼きなまし法（SA:Simulated Annealing）をベースとした解決が行われていたが，大規模回路を実装する際には処理時間が問題となる． そこで我々の研究グループでは，自己組織化マップ（SOM:Self Organizing feature Maps）を用いた配置手法を提案している． SOMは教師なし学習ニューラルネットワークに分類され，競合と協調により勝者ノードの近傍を繰り返し更新することで学習を行う． 近傍関係は出力層のニューロンのネットワークトポロジによって決定する． 本稿ではFPGAの接続関係を考慮したSOMの出力層を定義し配置を行う． 計算機実験では，マルチセグメントを持つ配線構造，および階層的な配線構造の2種類に対し評価を行う．SAベースのVPRと比較して最大遅延が28%悪化したが，実行時間を平均97%改善することができた． さらにSOMとSAを混成した手法では，VPRと比較して最大遅延を平均4%，実行時間を平均29%改善することがわかった． |
| （英） | A placement process is one of the heavily computational process in FPGA(Field Programmable Gate Array) design flow. Although nondeterministic algorithms such as SA(Simulated Annealing) algorithm are successful in solving this problem, they are known to be slow. We have been introduced neural network approach which is a Kohonen SOM(Sefl Organizing feature Maps) to FPGA placement. In this paper, we consider FPGA routing structure as output layer of SOM. Two type FPGA structure, which are multi segment based homogeneous and hierarchical fault tolerant structure, are treated. In this evaluation, though critical path delay of SOM only method are 27% slower than original VPR, execution time is 97% improved on average. By contrast, critical path delay of SOM-SA hybrid method are 5% faster than original VPR, execution time is 27% improved on average. |
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| キーワード | （和） | FPGA配置問題 / 自己組織化マップ / SOM / / / / / |
| （英） | FPGA placement / Self-Organizing Maps / SOM / / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 119, VLD2013-26, pp. 83-88, 2013年7月. | |
| 資料番号 | VLD2013-26 | |
| 発行日 | 2013-07-04 (CAS, VLD, SIP, MSS) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2013-16 VLD2013-26 SIP2013-46 MSS2013-16 |
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| 研究会情報 | |
| 研究会 | SIP CAS MSS VLD |
| 開催期間 | 2013-07-11 - 2013-07-12 |
| 開催地（和） | 熊本大学 |
| 開催地（英） | Kumamoto Univ. |
| テーマ（和） | システムと信号処理および一般 |
| テーマ（英） | System, signal processing and related topics |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2013-07-SIP-CAS-MSS-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 配線セグメント長を考慮したSOMベースFPGA配置手法 |
| サブタイトル（和） | |
| タイトル（英） | SOM Based FPGA Placement Method Considering Wire Segment Length |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA配置問題 / FPGA placement |
| キーワード(2)（和/英） | 自己組織化マップ / Self-Organizing Maps |
| キーワード(3)（和/英） | SOM / SOM |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 濱田 哲郎 / Tetsuro Hamada / ハマダ テツロウ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 久我 守弘 / Morihiro Kuga / クガ モリヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ |
| 第5著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-07-11 18:00:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | CAS2013-16, VLD2013-26, SIP2013-46, MSS2013-16 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.118(CAS), no.119(VLD), no.120(SIP), no.121(MSS) |
| ページ範囲 | pp.83-88 |
| ページ数 | 6 |
| 発行日 | 2013-07-04 (CAS, VLD, SIP, MSS) |
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