講演抄録/キーワード |
講演名 |
2013-08-02 10:25
0.72ns高速読出しと50%電力削減を実現する2Tペアビットセル・カラムソース線バイアス制御方式の28nmマスクROM ○梅本由紀子・新居浩二・石川次郎・薮内 誠・塚本康正・田中信二・田中浩司・森 和孝・柳沢一正(ルネサス エレクトロニクス) SDM2013-77 ICD2013-59 エレソ技報アーカイブへのリンク:SDM2013-77 ICD2013-59 |
抄録 |
(和) |
高速読出しと消費電力削減を実現する2Tペアビットセル・カラムソース線バイアス(CSB)制御方式を提案する。28nm high-k メタルゲートCMOSプロセスを用いて、1MbのROMマクロを試作し、アクセス時間は、近年の高速SRAMと同等の0.85Vで0.72ns、消費電力は、従来のROMマクロに対し、50%の削減を確認できた。スタンバイ動作時のリーク電流についても、従来ROMマクロの半分にすることができる。 |
(英) |
We propose a new 2T mask read only memory (ROM) with dynamic column source bias control technique, which enables achieving both high-speed operation and low power consumption. It is also possible to overcome the inherent problem of crosstalk between the bitlines. The fabricated 128-kb ROM macro using 28-nm high-k and metal-gate CMOS bulk technology realizes 0.72 ns read access time at the typical 0.85-V supply voltage, which is comparable to that of recent highspeed embedded static random access memories. The measured dynamic power dissipation is reduced by 50% compared to the conventional 2T ROM. The standby leakage can also be reduced to half that of conventional macros. |
キーワード |
(和) |
28nm / CMOS / Memory / 内蔵ROM / 2Tペアビットセル / 高速読み出し / 低電力ソース線バイアス制御 / |
(英) |
28nm / CMOS / Memory / Embedded ROM / 2T ROM bitcell / High speed / Low power source bias control / |
文献情報 |
信学技報, vol. 113, no. 173, ICD2013-59, pp. 59-64, 2013年8月. |
資料番号 |
ICD2013-59 |
発行日 |
2013-07-25 (SDM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
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