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| 講演名 | 2013-09-19 09:25 シャノン展開された部分関数の特徴に基づく少構成メモリLUT ○柳田恭成・尼崎太樹・飯田全広・久我守弘・末吉敏則（熊本大）  RECONF2013-27 |
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| 抄録 | （和） | 現在，FPGA（Field Programmable Gate Array）の論理セルとしてLUT（Look-Up Table）が広く用いられている．LUTは入力数に応じて任意の論理を実装することが可能であるが，その反面多くの回路資源が必要であり面積が大きい．本稿では，出現頻度の高い論理に対し，シャノン展開を行った際の部分関数間の特徴を利用したSLM（Scalablity Logic Module）アーキテクチャを提案し，既存のLUT との比較を行った．評価の結果，7-SLM は7-LUT と比較して平均で18%，8-SLM は8-LUT と比較して28%の実装面積を削減することができた．また，面積遅延積に関して，7-SLM は4入力から8 入力のLUT よりも良い結果となった．さらに7-SLMは7-LUTと比較して31%の使用構成メモリ数を削減した． |
| （英） | In order to implement logic functions, conventional eld programmable gate arrays (FPGAs) employs look-up tables (LUTs) as programmable logic cells. N-input LUTs can implement any N-input logic functions.However, LUT need many circuit resources to constitute. In this paper, we propose SLM based on the feature of Shannon Expansion. The experimental results show that the area in 7-SLM is 18% smaller than that in 7-LUT and the area in 8-SLM is 28% smaller than that in 8-LUT. 7-SLM provide the best area-delay product in all LUTs and SLMs. Further, the total number of conguration memory bits in 7-SLM is 31% smaller than the number of coniguration memory bits in 7-LUT. | |
| キーワード | （和） | FPGA / 論理セル / LUT / シャノン展開 / / / / |
| （英） | FPGA / logic cell / LUT / Shannon Expansion / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 221, RECONF2013-27, pp. 43-48, 2013年9月. | |
| 資料番号 | RECONF2013-27 | |
| 発行日 | 2013-09-11 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2013-27 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2013-09-18 - 2013-09-19 |
| 開催地（和） | 北陸先端科学技術大学院大学 |
| 開催地（英） | Japan Advanced Institute of Science and Technology |
| テーマ（和） | リコンフィギャラブルシステム、一般 |
| テーマ（英） | Reconfigurable Systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2013-09-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | シャノン展開された部分関数の特徴に基づく少構成メモリLUT |
| サブタイトル（和） | |
| タイトル（英） | A LUT Architecture Based on Partial Function of Shannon Expansion |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 論理セル / logic cell |
| キーワード(3)（和/英） | LUT / LUT |
| キーワード(4)（和/英） | シャノン展開 / Shannon Expansion |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 柳田 恭成 / Kyosei Yanagida / ヤナギダ キョウセイ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 久我 守弘 / Morihiro Kuga / クガ モリヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ |
| 第5著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-09-19 09:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2013-27 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.221 |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2013-09-11 (RECONF) |
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