講演抄録/キーワード |
講演名 |
2013-09-19 09:25
シャノン展開された部分関数の特徴に基づく少構成メモリLUT ○柳田恭成・尼崎太樹・飯田全広・久我守弘・末吉敏則(熊本大) RECONF2013-27 |
抄録 |
(和) |
現在,FPGA(Field Programmable Gate Array)の論理セルとしてLUT(Look-Up Table)が広く用いられている.LUTは入力数に応じて任意の論理を実装することが可能であるが,その反面多くの回路資源が必要であり面積が大きい.本稿では,出現頻度の高い論理に対し,シャノン展開を行った際の部分関数間の特徴を利用したSLM(Scalablity Logic Module)アーキテクチャを提案し,既存のLUT との比較を行った.評価の結果,7-SLM は7-LUT と比較して平均で18%,8-SLM は8-LUT と比較して28%の実装面積を削減することができた.また,面積遅延積に関して,7-SLM は4入力から8 入力のLUT よりも良い結果となった.さらに7-SLMは7-LUTと比較して31%の使用構成メモリ数を削減した. |
(英) |
In order to implement logic functions, conventional eld programmable gate arrays (FPGAs) employs look-up tables (LUTs) as programmable logic cells. N-input LUTs can implement any N-input logic functions.However, LUT need many circuit resources to constitute. In this paper, we propose SLM based on the feature of Shannon Expansion. The experimental results show that the area in 7-SLM is 18% smaller than that in 7-LUT and the area in 8-SLM is 28% smaller than that in 8-LUT. 7-SLM provide the best area-delay product in all LUTs and SLMs. Further, the total number of conguration memory bits in 7-SLM is 31% smaller than the number of coniguration memory bits in 7-LUT. |
キーワード |
(和) |
FPGA / 論理セル / LUT / シャノン展開 / / / / |
(英) |
FPGA / logic cell / LUT / Shannon Expansion / / / / |
文献情報 |
信学技報, vol. 113, no. 221, RECONF2013-27, pp. 43-48, 2013年9月. |
資料番号 |
RECONF2013-27 |
発行日 |
2013-09-11 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
RECONF2013-27 |