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| 講演抄録／キーワード | ||
| 講演名 | 2013-10-08 11:50 リーク電流抑制を伴う低電力設計方式による9bit, 20MS/s SAR ADC設計 ○陳 功・李 明玉・董 青・中武繁寿（北九州市大）・楊 波（設計アルゴリズム研）  VLD2013-60 ICD2013-84 IE2013-60 |
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| 抄録 | （和） | 集積回路のナノスケール製造プロセスでは、 レイアウト依存効果(Layout Dependent Effect, LDE)の 回路性能に対する影響は無視できなくなっている。 本研究では、まず逐次比較ADC(SAR-ADC)に焦点を絞り、 そのコンパレータ設計におけるSTI(Shallow Trench Isolation)ストレスに 関連するエネルギー消費の概念を述べる。 コンパレータはプリアンプとラッチから構成され、 プリアンプの電力消費は、STIストレスの影響を考慮する際には、 MOSFETのOD(Oixide Definition)長の関数により表現される。 一方、ラッチで消費する電力はプリアンプ出力の寄生容量に依存する。 我々は、STIストレスの影響と コンパレータのオフセットやゲイン、セッティング時間などの回路性能 を同時に最適化する新しい設計方式を提案する。 最適解は、GP(Geometric Programming)により導出する。 さらに、低電力目的で EMCS(Eearly reset Merge Capacitor Switching)技法を採用する。 ブートストラップ・スイッチの充電除去の改善ために、 ダイナミックバルクバイアス回路が用いられる。 提案ADCは、65nm CMOSプロセスで製造し、 消費エネルギー合計は、20MS/s時に170.8-$mu$wであり、 54.1dB SNDRと66.3dB SFDE、8.69 ENOBを達成した。 |
| （英） | In nano-scale manufacturing processes of integrated circuits, a impact of layout-dependent effects (LDEs) to circuit performances becomes to be significant. Focusing on successive approximation register (SAR) analog-to-digital converter (ADC), we address a concept of energy consumption related to the shallow trench isolation (STI) stress in design of a comparator, which consists of a pre-amplifier and a conventional latch. The power consumption of the pre-amplifier can be formulated as a function of the oxide definition (OD) length of MOSFETs when considering the STI stress. The power to drive the latch is associated with parasitic capacitances at the output of the pre-amplifier. We propose a novel design methodology by taking into account STI effects and other comparator's specifications of offset voltage, gain and setting time. The design is optimized by geometric programming (GP). In addition, the early reset merged capacitor switching (EMCS) algorithm is adopted for low power applications. A dynamic bulk biasing circuit is introduced to improve the charge rejection of bootstrapped switches. Our ADC is fabricated in 65-nm CMOS process, and it consumes a total energy of 170.8-$mu$w at 20MS/s, and achieves the SNDR of 54.1dB, the SFDE of 66.3dB, the ENOB of 8.69 bits. |
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| キーワード | （和） | SAR ADC / shallow trench isolation / pre-amplifier / latch / geometric programming / / / |
| （英） | SAR ADC / shallow trench isolation / pre-amplifier / latch / geometric programming / / / | |
| 文献情報 | 信学技報, vol. 113, no. 235, VLD2013-60, pp. 77-82, 2013年10月. | |
| 資料番号 | VLD2013-60 | |
| 発行日 | 2013-09-30 (VLD, ICD, IE) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-60 ICD2013-84 IE2013-60 |
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| 研究会情報 | |
| 研究会 | IE ICD VLD IPSJ-SLDM |
| 開催期間 | 2013-10-07 - 2013-10-08 |
| 開催地（和） | 弘前大学 コラボ弘大 |
| 開催地（英） | |
| テーマ（和） | システムLSIの応用とその要素技術，専用プロセッサ，プロセッサ，DSP，画像処理技術，および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2013-10-IE-ICD-VLD-SLDM |
| 本文の言語 | 英語（日本語タイトルあり） |
| タイトル（和） | リーク電流抑制を伴う低電力設計方式による9bit, 20MS/s SAR ADC設計 |
| サブタイトル（和） | |
| タイトル（英） | A 9-bit, 20MS/s SAR ADC with A Design Strategy by Synthesizing Consideration of Layout-Dependent Effects |
| サブタイトル（英） | |
| キーワード(1)（和/英） | SAR ADC / SAR ADC |
| キーワード(2)（和/英） | shallow trench isolation / shallow trench isolation |
| キーワード(3)（和/英） | pre-amplifier / pre-amplifier |
| キーワード(4)（和/英） | latch / latch |
| キーワード(5)（和/英） | geometric programming / geometric programming |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 陳 功 / Gong Chen / チン イサオ |
| 第1著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第2著者 氏名（和/英/ヨミ） | 李 明玉 / Mingyu Li / リ ミンユ |
| 第2著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第3著者 氏名（和/英/ヨミ） | 董 青 / Qing Dong / ドン チン |
| 第3著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第4著者 氏名（和/英/ヨミ） | 中武 繁寿 / Shigetoshi Nakatake / ナカタケ シゲトシ |
| 第4著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第5著者 氏名（和/英/ヨミ） | 楊 波 / Bo Yang / ヤン ボ |
| 第5著者 所属（和/英） | 株式会社設計アルゴリズム研究所 (略称： 設計アルゴリズム研) Design Algorithm Laboratory, Inc. (略称： Design Algorithm Lab) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-10-08 11:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2013-60, ICD2013-84, IE2013-60 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.235(VLD), no.236(ICD), no.237(IE) |
| ページ範囲 | pp.77-82 |
| ページ数 | 6 |
| 発行日 | 2013-09-30 (VLD, ICD, IE) |
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