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| 講演抄録／キーワード | ||
| 講演名 | 2013-11-27 14:55 ビアプログラマブルデバイスVPEX4のベンチマーク回路を用いた性能評価 ○上口翔大・堀 遼平・大谷 拓（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）  VLD2013-72 DC2013-38 |
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| 抄録 | （和） | LSIの微細化に伴いフォトマスク等を含む初期投資費用（NREコスト）が高騰している．当研究室では，大部分のフォトマスクを共通化し，３層のビア層のみを変更することによって任意の論理を実現するビアプログラマブルロジックVPEXの研究を行ってきた．もっとも新しい，VPEX3アーキテクチャでは，ビアプログラム配線時に配線混雑度が高く，チップ面積が大きくなり，またASICと比較するとDFFの立ち上がり・立下り遅延が大きいという問題があった．VPEX3を改良したVPEX4ではLogic Element(LE)の配線リソース数を増やすと共に，LEの構成要素を変更した．また，DFFの構造についても動作速度面から見直した．本論文では，VPEX3，4の面積および遅延性能比較を論理合成ツールであるDesign Compilerと配置配線を行うVPEX用CADを用いて行った．また，DFFの動作速度の比較検証にはケイデンス社のSpectreを用いた．その結果，大規模な回路において，VPEX４の面積がVPEX3の面積より，大幅に削減されていることを確認した．一方で遅延時間と消費電力についてはVPEX3とほぼ同等の結果が得られた．DFFの遅延性能に関しても改善されたことを確認した． |
| （英） | Non-Recurring engineering cost including photo-mask cost increases with LSI process minimization. We have been studied via programmable logic architecture “VPEX” which can configure arbitrary logic functions by changing 3 via layers with other common layers. The latest VPEX architecture named “VPEX3” has a problem of large area penalty because of the wire congestion. In addition, the rising and falling transition time of configured D-FF is slow compared to that of ASIC. In the new architecture named “VPEX4”, the size of Logic Element (LE) is increased for implementing rich wiring resources. In addition, VPEX4 has modified the structure of DFF. In this paper, we have compared the performance between VPEX3 and 4 using Design Compiler as logic synthesis tool and Placer and Router CAD dedicated for VPEX. On the other hand, delay time of DFF is verified using Cadence’s Spectre. Consequently, the area of VPEX4 was greatly decreased than that of VPEX3 in the large benchmark circuits. On the other hand, delay time and power consumption of VPEX4 is as small as that of VPEX3. Concerning about the speed performance of DFF, the rising and falling time is decreased in the VPEX4 architecture. | |
| キーワード | （和） | ビアプログラマブル / ストラクチャードASIC / Exclusive-OR / / / / / |
| （英） | Via Programmable / structured ASIC / Exclusive-OR / / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 320, VLD2013-72, pp. 87-92, 2013年11月. | |
| 資料番号 | VLD2013-72 | |
| 発行日 | 2013-11-20 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-72 DC2013-38 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2013-11-27 - 2013-11-29 |
| 開催地（和） | 鹿児島県文化センター |
| 開催地（英） | |
| テーマ（和） | デザインガイア2013 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2013 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2013-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアプログラマブルデバイスVPEX4のベンチマーク回路を用いた性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Via Programmable Device named VPEX using benchmark circuits |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ビアプログラマブル / Via Programmable |
| キーワード(2)（和/英） | ストラクチャードASIC / structured ASIC |
| キーワード(3)（和/英） | Exclusive-OR / Exclusive-OR |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 上口 翔大 / Shota Ueguchi / ウエグチ ショウタ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 堀 遼平 / Ryohei Hori / ホリ リョウヘイ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 大谷 拓 / Taku Otani / オオタニ タク |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 吉川 雅弥 / Masaya Yoshikawa / ヨシカワ マサシ |
| 第4著者 所属（和/英） | 名城大学 (略称： 名城大) Meijyo University (略称： Meijyo Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 藤野 毅 / Takeshi Fujino / フジノ タケシ |
| 第5著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-11-27 14:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2013-72, DC2013-38 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.320(VLD), no.321(DC) |
| ページ範囲 | pp.87-92 |
| ページ数 | 6 |
| 発行日 | 2013-11-20 (VLD, DC) |
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