講演抄録/キーワード |
講演名 |
2013-11-28 10:00
クリティカルパス長最小化を目的とした整数計画法に基づくPLD配置配線手法 ○西山大樹・稲木雅人・永山 忍・若林真一(広島市大) RECONF2013-49 |
抄録 |
(和) |
本稿では,プログラマブル論理デバイス(PLD)を対象としたテクノロジマッピングおよび配置配線の整数計画法に基づく厳密解法を提案する.
FPGAなどのPLDへの回路マッピングに必要な,テクノロジマッピング,配置および配線設計には,一般的にそれぞれ発見的手法が用いられる.この目的は実用時間内に高品質な解を得ることである.しかし,求まる解が高品質である保証はなく,また,設計工程が分かれていることも解の品質に影響を与える.
そこで設計全体での厳密解を基準とした評価ができれば発見的手法の開発の支援となる.
実験の結果,小規模回路を対象に,総配線長およびクリティカルパス長の厳密な最小化ができることを確認した. |
(英) |
In this paper, we propose an ILP-based method for simultaneous optimal technology mapping, placement and routing for programmable logic devices, such as FPGAs.
In general, for each of technology mapping, placement and routing, heuristic methods are used to obtain high quality solutions within a practical time. However, solution quality is not guaranteed, and the separated design processes (i.e., technology mapping, placement and routing) probably make the final solutions not optimal.
Thus, simultaneous and optimal methods are useful to evaluate and develop heuristic methods even if they take a long time.
In experiments, we confirmed that the optimal total wire length and critical path length of small circuits were obtained by our method. |
キーワード |
(和) |
PLD / FPGA / テクノロジマッピング / 配置配線 / 厳密解法 / 整数計画法 / / |
(英) |
PLD / FPGA / technology mapping / placement and routing / exact optimal solution / ILP / / |
文献情報 |
信学技報, vol. 113, no. 325, RECONF2013-49, pp. 57-62, 2013年11月. |
資料番号 |
RECONF2013-49 |
発行日 |
2013-11-20 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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RECONF2013-49 |