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| 講演抄録／キーワード | ||
| 講演名 | 2013-11-28 09:45 信頼性と時間オーバーヘッド間のトレードオフを考慮した面積制約にもとづくRDRアーキテクチャ向けフォールトセキュア高位合成手法 ○川村一志・柳澤政生・戸川 望（早大）  VLD2013-79 DC2013-45 |
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| 抄録 | （和） | 半導体の微細化技術の進展に伴い，ソフトエラーに起因する信頼性の低下，及び配線遅延の相対的増大が問題となっている． 信頼性の低下を克服する手法のひとつに並行誤り検出を用いたフォールトセキュア設計手法があり，演算処理の部分的な二重化を考えることで信頼性とオーバーヘッドのトレードオフを考慮した設計が可能となる． 本稿では，小さいオーバーヘッドで大きな信頼性向上が得られるよう高位合成段階での適用を前提とし，設計手法を提案する． 提案手法のポイントは三点あり，第一にRDRアーキテクチャを対象とすることで高位合成段階で配線遅延を考慮できるようにする． 第二に面積制約を通常計算用に用意したRDRアーキテクチャとすることで面積オーバーヘッドなくフォールトセキュア設計を実現する． 第三に与えられた時間制約のもとで信頼性の最大化を目指す． 提案手法を計算機上に実装し，従来手法と比較した結果，時間及び面積オーバーヘッドなく最大44%の信頼性向上を達成した． さらに，面積オーバーヘッドの増大を許容しなくとも50%程度の時間オーバーヘッドを許容することで演算処理の完全な二重化が実現可能であることを示した． |
| （英） | With process technology scaling, decreasing reliability caused by soft errors as well as increasing the average interconnection delays are becoming serious issues. The fault-secure design technique which utilizes concurrent error detection is one of the approaches to overcome reliability degradation, and we can design systems based on trade-off between reliability and several kinds of overhead by giving a partial redundancy to operations. In this paper, we propose a partial redundant fault-secure high-level synthesis algorithm for RDR architectures. Our proposed algorithm receives a fixed area constraint and various time constrains as inputs, and aims at maximizing reliability under them. Experimental results demonstrate that our algorithm improves reliability by up to 44% with zero time and area overhead compared with the conventional approach. They also show that we can realize complete duplication of operations with zero area overhead and about 50% time overhead. |
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| キーワード | （和） | 高位合成 / フォールトセキュア / 並行誤り検出 / 部分二重化 / RDRアーキテクチャ / 配線遅延 / / |
| （英） | high-level synthesis / fault-secure / concurrent error detection / partial redundancy / RDR architecture / interconnection delays / / | |
| 文献情報 | 信学技報, vol. 113, no. 320, VLD2013-79, pp. 129-134, 2013年11月. | |
| 資料番号 | VLD2013-79 | |
| 発行日 | 2013-11-20 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-79 DC2013-45 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2013-11-27 - 2013-11-29 |
| 開催地（和） | 鹿児島県文化センター |
| 開催地（英） | |
| テーマ（和） | デザインガイア2013 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2013 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2013-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 信頼性と時間オーバーヘッド間のトレードオフを考慮した面積制約にもとづくRDRアーキテクチャ向けフォールトセキュア高位合成手法 |
| サブタイトル（和） | |
| タイトル（英） | An Area Constraint-Based Fault-Secure HLS Algorithm for RDR Architectures Considering Trade-Off between Reliability and Time Overhead |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis |
| キーワード(2)（和/英） | フォールトセキュア / fault-secure |
| キーワード(3)（和/英） | 並行誤り検出 / concurrent error detection |
| キーワード(4)（和/英） | 部分二重化 / partial redundancy |
| キーワード(5)（和/英） | RDRアーキテクチャ / RDR architecture |
| キーワード(6)（和/英） | 配線遅延 / interconnection delays |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 川村 一志 / Kazushi Kawamura / カワムラ カズシ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2013-11-28 09:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2013-79, DC2013-45 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.320(VLD), no.321(DC) |
| ページ範囲 | pp.129-134 |
| ページ数 | 6 |
| 発行日 | 2013-11-20 (VLD, DC) |
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