| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2014-01-29 15:30 ［招待講演］ウェハ積層とVia-last型TSVを用いた三次元集積化CMOSデバイスの開発 ○青木真由・古田 太・朴澤一幸・花岡裕子・武田健一（日立）  SDM2013-145 |
|
| 抄録 | （和） | 今回、Via-last型TSV(シリコン貫通電極)技術を用い、CMOSデバイスウェハを含むウェハの3層積層を世界で初めて達成した。この三次元集積化CMOSデバイス形成において重要となるウェハ接合工程には、樹脂とCuのハイブリッドウェハ接合を適用し、シームレスなCuバンプ接合および、ボイドレスな樹脂接合を同時に達成する技術を開発した。また、TSVの低容量化を図り、世界トップの通信性能(15 Tbps/W)を得た。更に、リングオシレータの発振周期からトランジスタ設置禁止幅(KOZ)が2 μm以下である事を確認した。KOZの狭幅化はTSV周囲Siの低応力性(100 MPa以下)に起因する。 |
| （英） | A three-layer-stacked wafer with CMOS devices was fabricated for the first time by using hybrid wafer bonding and backside-via-last TSV (7-μm diameter/25-μm length) processes. Successful fabrication of this wafer confirmed that copper/polymer hybrid wafer bonding brings both seamless copper bonding and void-less underfilling in face-to-face (F2F) and back-to-face (B2F) configurations. The backside-via-last TSV processes provide electrical connection between a TSV and copper/low-k interconnects without causing low-k damage. The low capacitance (around 40 fF) of the TSVs results in the highest level of transmission performance (15 Tbps/W) so far. Additionally, according to ring-oscillator measurements, the keep-out-zone (KOZ) is up to 2 μm from a TSV. This extremely small KOZ is mainly attributed to low residual stress in the silicon surrounding a TSV (i.e., below 50 MPa at 2 μm from a TSV edge). | |
| キーワード | （和） | Via-last / TSV / ウェハ接合 / 消費電力 / 応力 / KOZ / / |
| （英） | Via-last / TSV / Wafer bonding / Power consumption / Stress / KOZ / / | |
| 文献情報 | 信学技報, vol. 113, no. 420, SDM2013-145, pp. 43-46, 2014年1月. | |
| 資料番号 | SDM2013-145 | |
| 発行日 | 2014-01-22 (SDM) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SDM2013-145 |
|
| 研究会情報 | |
| 研究会 | SDM |
| 開催期間 | 2014-01-29 - 2014-01-29 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 先端CMOSデバイス・プロセス技術（IEDM特集） |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | SDM |
| 会議コード | 2014-01-SDM |
| 本文の言語 | 英語（日本語タイトルあり） |
| タイトル（和） | ウェハ積層とVia-last型TSVを用いた三次元集積化CMOSデバイスの開発 |
| サブタイトル（和） | |
| タイトル（英） | 3D Integrated CMOS Device by Using Wafer Stacking and Via-last TSV |
| サブタイトル（英） | |
| キーワード(1)（和/英） | Via-last / Via-last |
| キーワード(2)（和/英） | TSV / TSV |
| キーワード(3)（和/英） | ウェハ接合 / Wafer bonding |
| キーワード(4)（和/英） | 消費電力 / Power consumption |
| キーワード(5)（和/英） | 応力 / Stress |
| キーワード(6)（和/英） | KOZ / KOZ |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 青木 真由 / Mayu Aoki / アオキ マユ |
| 第1著者 所属（和/英） | 日立製作所 (略称： 日立) Hitachi Ltd. (略称： Hitachi) |
| 第2著者 氏名（和/英/ヨミ） | 古田 太 / Futoshi Furuta / フルタ フトシ |
| 第2著者 所属（和/英） | 日立製作所 (略称： 日立) Hitachi Ltd. (略称： Hitachi) |
| 第3著者 氏名（和/英/ヨミ） | 朴澤 一幸 / Kazuyuki Hozawa / ホウザワ カズユキ |
| 第3著者 所属（和/英） | 日立製作所 (略称： 日立) Hitachi Ltd. (略称： Hitachi) |
| 第4著者 氏名（和/英/ヨミ） | 花岡 裕子 / Yuko Hanaoka / ハナオカ ユウコ |
| 第4著者 所属（和/英） | 日立製作所 (略称： 日立) Hitachi Ltd. (略称： Hitachi) |
| 第5著者 氏名（和/英/ヨミ） | 武田 健一 / Kenichi Takeda / タケダ ケンイチ |
| 第5著者 所属（和/英） | 日立製作所 (略称： 日立) Hitachi Ltd. (略称： Hitachi) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-01-29 15:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | SDM |
| 資料番号 | SDM2013-145 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.420 |
| ページ範囲 | pp.43-46 |
| ページ数 | 4 |
| 発行日 | 2014-01-22 (SDM) |
[研究会発表申込システムのトップページに戻る]