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| 講演抄録／キーワード | ||
| 講演名 | 2014-04-25 14:00 DDLセルライブラリを用いた非同期式回路設計支援環境の構築 ○今井 雅・五十嵐大将・工藤三四郎（弘前大）  CPSY2014-2 DC2014-2 |
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| 抄録 | （和） | VLSI製造技術の進歩に伴う構成要素の微細化・システムの大規模化が進む一方、隣り合った素子でさえも異なる特性を示すランダム遅延変動が大きくなっている。QDIモデルに基づき、2線式符号化データパスを用いる非同期式回路設計方式は、ビット毎にタイミング情報を持つためランダム遅延変動に対しても耐性が高く、事象生起の因果関係に基づいて直ちに次の動作を開始する回路を実現することが出来る。しかしながら、通常のスタンダードセルライブラリを用いると回路規模が通常の1線式回路と比較して約2倍となる。本稿では、QDIモデルに基づく2線式符号化データパスを高速かつ小面積で実現するため、DDL(Differential Domino Logic)回路構成によるセルライブラリと、論理合成用Libertyファイルの最適化手法に関して提案する。セルライブラリは3入力までの任意の論理を1つのセルで実現することが出来る12種類のセルを設計し、Synopsys社のDesign Compilerを用いた論理合成用に3種類のLibertyファイルを設計し、Nangate 45nmプロセステクノロジを用いて評価した結果を示す。 |
| （英） | As the VLSI fabrication technology advances, delay variations due to random process variations, crosstalk, and aging effect, which exhibit random characteristics even in the neighboring components, have been one of main issues. QDI-model-based dual-rail asynchronous circuits are promising implementation against these random variations. However, the dual-rail circuits which are composed by the normal single-rail standard-cell libraries may be twice larger than the corresponding single-rail circuits. In this paper, we propose DDL (Differential Domino Logic) cell libraries and their logic synthesis libraries in order to design high-performance and small-area asynchronous circuits. The cell libraries contain 12 DDL cells, which can implement any function by one of them. We also design three synthesis libraries in the Liberty format and compare them. We will show some evaluation results using the Nangate 45nm process technologies. | |
| キーワード | （和） | 非同期式回路 / ２線式符号 / QDIモデル / DDLセルライブラリ / 論理合成 / テクノロジマッピング / / |
| （英） | Asynchronous circuits / Dual-rail encoding / QDI model / DDL cell library / Logic synthesis / Technology mapping / / | |
| 文献情報 | 信学技報, vol. 114, no. 21, CPSY2014-2, pp. 3-8, 2014年4月. | |
| 資料番号 | CPSY2014-2 | |
| 発行日 | 2014-04-18 (CPSY, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2014-2 DC2014-2 |
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| 研究会情報 | |
| 研究会 | CPSY DC |
| 開催期間 | 2014-04-25 - 2014-04-25 |
| 開催地（和） | 国立情報学研究所 |
| 開催地（英） | |
| テーマ（和） | ディペンダブルコンピューティングシステムおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2014-04-CPSY-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | DDLセルライブラリを用いた非同期式回路設計支援環境の構築 |
| サブタイトル（和） | |
| タイトル（英） | Construction of Design Environment for Asynchronous Circuits using DDL Cell Library |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 非同期式回路 / Asynchronous circuits |
| キーワード(2)（和/英） | ２線式符号 / Dual-rail encoding |
| キーワード(3)（和/英） | QDIモデル / QDI model |
| キーワード(4)（和/英） | DDLセルライブラリ / DDL cell library |
| キーワード(5)（和/英） | 論理合成 / Logic synthesis |
| キーワード(6)（和/英） | テクノロジマッピング / Technology mapping |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 今井 雅 / Masashi Imai / イマイ マサシ |
| 第1著者 所属（和/英） | 弘前大学 (略称： 弘前大) Hirosaki University (略称： Hirosaki Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 五十嵐 大将 / Hiromasa Igarashi / イガラシ ヒロマサ |
| 第2著者 所属（和/英） | 弘前大学 (略称： 弘前大) Hirosaki University (略称： Hirosaki Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 工藤 三四郎 / Sanshiro Kudo / クドウ サンシロウ |
| 第3著者 所属（和/英） | 弘前大学 (略称： 弘前大) Hirosaki University (略称： Hirosaki Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2014-04-25 14:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2014-2, DC2014-2 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.21(CPSY), no.22(DC) |
| ページ範囲 | pp.3-8 |
| ページ数 | 6 |
| 発行日 | 2014-04-18 (CPSY, DC) |
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